📄 up3_clock.tan.rpt
字号:
; N/A ; 140.85 MHz ( period = 7.100 ns ) ; count1[14] ; TEMP_BCD_HRD0[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.846 ns ;
; N/A ; 140.85 MHz ( period = 7.100 ns ) ; count1[14] ; TEMP_BCD_HRD0[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.846 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; \READ_I2C:pre_cnt[5] ; \READ_I2C:count1[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.836 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; \READ_I2C:pre_cnt[5] ; \READ_I2C:count1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.836 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; \READ_I2C:pre_cnt[5] ; \READ_I2C:count1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.836 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; \READ_I2C:pre_cnt[5] ; \READ_I2C:count1[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.836 ns ;
; N/A ; 141.10 MHz ( period = 7.087 ns ) ; \READ_I2C:delay_num[2] ; \READ_I2C:delay_num[5] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.826 ns ;
; N/A ; 141.14 MHz ( period = 7.085 ns ) ; \READ_I2C:delay_num[2] ; \READ_I2C:delay_num[9] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.824 ns ;
; N/A ; 141.28 MHz ( period = 7.078 ns ) ; \READ_I2C:delay_num[2] ; RTC_LED~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.817 ns ;
; N/A ; 141.64 MHz ( period = 7.060 ns ) ; R_current_state.r_check_ack3 ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.810 ns ;
; N/A ; 141.64 MHz ( period = 7.060 ns ) ; R_current_state.r_check_ack3 ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.810 ns ;
; N/A ; 141.88 MHz ( period = 7.048 ns ) ; \READ_I2C:pre_cnt[6] ; \READ_I2C:count1[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.789 ns ;
; N/A ; 141.88 MHz ( period = 7.048 ns ) ; \READ_I2C:pre_cnt[6] ; \READ_I2C:count1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.789 ns ;
; N/A ; 141.88 MHz ( period = 7.048 ns ) ; \READ_I2C:pre_cnt[6] ; \READ_I2C:count1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.789 ns ;
; N/A ; 141.88 MHz ( period = 7.048 ns ) ; \READ_I2C:pre_cnt[6] ; \READ_I2C:count1[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.789 ns ;
; N/A ; 142.29 MHz ( period = 7.028 ns ) ; count3[15] ; ALARM_BCD_HRD0[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.774 ns ;
; N/A ; 142.29 MHz ( period = 7.028 ns ) ; count3[15] ; ALARM_BCD_HRD0[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.774 ns ;
; N/A ; 142.29 MHz ( period = 7.028 ns ) ; count3[15] ; ALARM_BCD_HRD0[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.774 ns ;
; N/A ; 142.29 MHz ( period = 7.028 ns ) ; count3[15] ; ALARM_BCD_HRD0[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.774 ns ;
; N/A ; 142.63 MHz ( period = 7.011 ns ) ; FLAG ; BCD_HRD0[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.300 ns ;
; N/A ; 142.90 MHz ( period = 6.998 ns ) ; count1[9] ; TEMP_BCD_HRD0[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.744 ns ;
; N/A ; 142.90 MHz ( period = 6.998 ns ) ; count1[9] ; TEMP_BCD_HRD0[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.744 ns ;
; N/A ; 142.90 MHz ( period = 6.998 ns ) ; count1[9] ; TEMP_BCD_HRD0[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.744 ns ;
; N/A ; 142.90 MHz ( period = 6.998 ns ) ; count1[9] ; TEMP_BCD_HRD0[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.744 ns ;
; N/A ; 142.94 MHz ( period = 6.996 ns ) ; \READ_I2C:pre_cnt[5] ; \READ_I2C:cnt1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.735 ns ;
; N/A ; 142.94 MHz ( period = 6.996 ns ) ; \READ_I2C:pre_cnt[5] ; \READ_I2C:cnt1[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.735 ns ;
; N/A ; 143.00 MHz ( period = 6.993 ns ) ; \READ_I2C:delay_num[9] ; \READ_I2C:delay_num[5] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.732 ns ;
; N/A ; 143.04 MHz ( period = 6.991 ns ) ; \READ_I2C:delay_num[9] ; \READ_I2C:delay_num[9] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.730 ns ;
; N/A ; 143.08 MHz ( period = 6.989 ns ) ; count1[12] ; TEMP_BCD_SECD1[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.768 ns ;
; N/A ; 143.08 MHz ( period = 6.989 ns ) ; count1[12] ; TEMP_BCD_SECD1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.768 ns ;
; N/A ; 143.08 MHz ( period = 6.989 ns ) ; count1[12] ; TEMP_BCD_SECD1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.768 ns ;
; N/A ; 143.08 MHz ( period = 6.989 ns ) ; FLAG ; BCD_MIND0[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.278 ns ;
; N/A ; 143.08 MHz ( period = 6.989 ns ) ; FLAG ; BCD_MIND0[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.278 ns ;
; N/A ; 143.08 MHz ( period = 6.989 ns ) ; FLAG ; BCD_MIND0[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.278 ns ;
; N/A ; 143.18 MHz ( period = 6.984 ns ) ; \READ_I2C:delay_num[9] ; RTC_LED~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.723 ns ;
; N/A ; 143.23 MHz ( period = 6.982 ns ) ; count3[3] ; ALARM_BCD_HRD0[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.728 ns ;
; N/A ; 143.23 MHz ( period = 6.982 ns ) ; count3[3] ; ALARM_BCD_HRD0[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.728 ns ;
; N/A ; 143.23 MHz ( period = 6.982 ns ) ; count3[3] ; ALARM_BCD_HRD0[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.728 ns ;
; N/A ; 143.23 MHz ( period = 6.982 ns ) ; count3[3] ; ALARM_BCD_HRD0[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.728 ns ;
; N/A ; 143.23 MHz ( period = 6.982 ns ) ; \READ_I2C:pre_cnt[5] ; \READ_I2C:cnt1[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.721 ns ;
; N/A ; 143.23 MHz ( period = 6.982 ns ) ; \READ_I2C:pre_cnt[5] ; \READ_I2C:cnt1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.721 ns ;
; N/A ; 143.33 MHz ( period = 6.977 ns ) ; W_current_state.w_write_data4 ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.716 ns ;
; N/A ; 143.33 MHz ( period = 6.977 ns ) ; W_current_state.w_write_data4 ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.716 ns ;
; N/A ; 143.62 MHz ( period = 6.963 ns ) ; count1[8] ; TEMP_BCD_MIND1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 6.709 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------+------------------------+------------+-----------+-----------------------------+---------------------------+-------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'CLK_48MHZ' ;
+------------------------------------------+--------------------+---------------------------+------------+-----------+----------------------------+----------------------------+--------------------------+
; Minimum Slack ; From ; To ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+------------------------------------------+--------------------+---------------------------+------------+-----------+----------------------------+----------------------------+--------------------------+
; Not operational: Clock Skew > Data Delay ; BCD_SECD0[0] ; next_command.write_star1 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 1.928 ns ;
; Not operational: Clock Skew > Data Delay ; BCD_SECD0[0] ; next_command.write_blank1 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 1.930 ns ;
; Not operational: Clock Skew > Data Delay ; BCD_MONTH0[2] ; DATA_BUS_VALUE[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.696 ns ;
; Not operational: Clock Skew > Data Delay ; BCD_HRD1[2] ; DATA_BUS_VALUE[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.800 ns ;
; Not operational: Clock Skew > Data Delay ; BCD_DATE0[1] ; DATA_BUS_VALUE[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.927 ns ;
; Not operational: Clock Skew > Data Delay ; BCD_MIND0[0] ; DATA_BUS_VALUE[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 3.042 ns ;
; Not operational: Clock Skew > Data Delay ; BCD_DATE0[0] ; DATA_BUS_VALUE[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 3.147 ns ;
; Not operational: Clock Skew > Data Delay ; BCD_MONTH0[1] ; DATA_BUS_VALUE[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 3.130 ns ;
; Not operational: Clock Skew > Data Delay ; BCD_SECD1[2] ; DATA_BUS_VALUE[2] ⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -