📄 up3_clock.tan.rpt
字号:
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK_48MHZ ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK_48MHZ' ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------+------------------------+------------+-----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------+------------------------+------------+-----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 124.12 MHz ( period = 8.057 ns ) ; \READ_I2C:count1[3] ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.796 ns ;
; N/A ; 124.12 MHz ( period = 8.057 ns ) ; \READ_I2C:count1[3] ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.796 ns ;
; N/A ; 125.71 MHz ( period = 7.955 ns ) ; \READ_I2C:count1[1] ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.694 ns ;
; N/A ; 125.71 MHz ( period = 7.955 ns ) ; \READ_I2C:count1[1] ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.694 ns ;
; N/A ; 127.21 MHz ( period = 7.861 ns ) ; \READ_I2C:pre_cnt[1] ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.602 ns ;
; N/A ; 127.21 MHz ( period = 7.861 ns ) ; \READ_I2C:pre_cnt[1] ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.602 ns ;
; N/A ; 127.55 MHz ( period = 7.840 ns ) ; \READ_I2C:pre_cnt[2] ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.581 ns ;
; N/A ; 127.55 MHz ( period = 7.840 ns ) ; \READ_I2C:pre_cnt[2] ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.581 ns ;
; N/A ; 128.42 MHz ( period = 7.787 ns ) ; \READ_I2C:pre_cnt[3] ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.528 ns ;
; N/A ; 128.42 MHz ( period = 7.787 ns ) ; \READ_I2C:pre_cnt[3] ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.528 ns ;
; N/A ; 128.45 MHz ( period = 7.785 ns ) ; \READ_I2C:pre_cnt[0] ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.526 ns ;
; N/A ; 128.45 MHz ( period = 7.785 ns ) ; \READ_I2C:pre_cnt[0] ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.526 ns ;
; N/A ; 128.58 MHz ( period = 7.777 ns ) ; \READ_I2C:count1[2] ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.516 ns ;
; N/A ; 128.58 MHz ( period = 7.777 ns ) ; \READ_I2C:count1[2] ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.516 ns ;
; N/A ; 128.93 MHz ( period = 7.756 ns ) ; \READ_I2C:pre_cnt[4] ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.497 ns ;
; N/A ; 128.93 MHz ( period = 7.756 ns ) ; \READ_I2C:pre_cnt[4] ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.497 ns ;
; N/A ; 130.46 MHz ( period = 7.665 ns ) ; \READ_I2C:count1[0] ; sda~reg0 ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.404 ns ;
; N/A ; 130.46 MHz ( period = 7.665 ns ) ; \READ_I2C:count1[0] ; sda~en ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.404 ns ;
; N/A ; 131.10 MHz ( period = 7.628 ns ) ; count1[12] ; TEMP_BCD_MIND1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.374 ns ;
; N/A ; 131.10 MHz ( period = 7.628 ns ) ; count1[12] ; TEMP_BCD_MIND1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.374 ns ;
; N/A ; 131.10 MHz ( period = 7.628 ns ) ; count1[12] ; TEMP_BCD_MIND1[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.374 ns ;
; N/A ; 131.27 MHz ( period = 7.618 ns ) ; FLAG ; BCD_HRD1[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.940 ns ;
; N/A ; 131.27 MHz ( period = 7.618 ns ) ; FLAG ; BCD_HRD0[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.940 ns ;
; N/A ; 131.27 MHz ( period = 7.618 ns ) ; FLAG ; BCD_HRD1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.940 ns ;
; N/A ; 131.27 MHz ( period = 7.618 ns ) ; FLAG ; BCD_HRD0[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.940 ns ;
; N/A ; 131.70 MHz ( period = 7.593 ns ) ; \READ_I2C:count1[3] ; \READ_I2C:cnt1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.330 ns ;
; N/A ; 131.70 MHz ( period = 7.593 ns ) ; \READ_I2C:count1[3] ; \READ_I2C:cnt1[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.330 ns ;
; N/A ; 131.77 MHz ( period = 7.589 ns ) ; FLAG ; BCD_SECD1[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.878 ns ;
; N/A ; 131.77 MHz ( period = 7.589 ns ) ; FLAG ; BCD_SECD1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.878 ns ;
; N/A ; 131.77 MHz ( period = 7.589 ns ) ; FLAG ; BCD_SECD0[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.878 ns ;
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