de2_tv.tan.rpt

本源码是用verilog编写控制LCD——使用Quartusii

; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                         ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; OSC_50          ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'OSC_50'                                                                                                                                                                                                                                                                     ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------------+---------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                                  ; To                                    ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------------+---------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 165.54 MHz ( period = 6.041 ns )                    ; LCD_TEST:u1|LUT_DATA[4]               ; LCD_TEST:u1|mLCD_DATA[4]              ; OSC_50     ; OSC_50   ; None                        ; None                      ; 0.108 ns                ;
; N/A                                     ; 166.11 MHz ( period = 6.020 ns )                    ; LCD_TEST:u1|LUT_DATA[2]               ; LCD_TEST:u1|mLCD_DATA[2]              ; OSC_50     ; OSC_50   ; None                        ; None                      ; 0.108 ns                ;
; N/A                                     ; 166.14 MHz ( period = 6.019 ns )                    ; LCD_TEST:u1|LUT_DATA[1]               ; LCD_TEST:u1|mLCD_DATA[1]              ; OSC_50     ; OSC_50   ; None                        ; None                      ; 0.108 ns                ;
; N/A                                     ; 166.17 MHz ( period = 6.018 ns )                    ; LCD_TEST:u1|LUT_DATA[0]               ; LCD_TEST:u1|mLCD_DATA[0]              ; OSC_50     ; OSC_50   ; None                        ; None                      ; 0.108 ns                ;
; N/A                                     ; 166.20 MHz ( period = 6.017 ns )                    ; LCD_TEST:u1|LUT_DATA[8]               ; LCD_TEST:u1|mLCD_RS                   ; OSC_50     ; OSC_50   ; None                        ; None                      ; 0.108 ns                ;
; N/A                                     ; 166.22 MHz ( period = 6.016 ns )                    ; LCD_TEST:u1|LUT_DATA[5]               ; LCD_TEST:u1|mLCD_DATA[5]              ; OSC_50     ; OSC_50   ; None                        ; None                      ; 0.108 ns                ;
; N/A                                     ; 166.22 MHz ( period = 6.016 ns )                    ; LCD_TEST:u1|LUT_DATA[7]               ; LCD_TEST:u1|mLCD_DATA[7]              ; OSC_50     ; OSC_50   ; None                        ; None                      ; 0.108 ns                ;
; N/A                                     ; 166.28 MHz ( period = 6.014 ns )                    ; LCD_TEST:u1|LUT_DATA[6]               ; LCD_TEST:u1|mLCD_DATA[6]              ; OSC_50     ; OSC_50   ; None                        ; None                      ; 0.108 ns                ;
; N/A                                     ; 167.17 MHz ( period = 5.982 ns )                    ; LCD_TEST:u1|LUT_DATA[3]               ; LCD_TEST:u1|mLCD_DATA[3]              ; OSC_50     ; OSC_50   ; None                        ; None                      ; 0.108 ns                ;
; N/A                                     ; 191.35 MHz ( period = 5.226 ns )                    ; LCD_TEST:u1|mDLY[5]                   ; LCD_TEST:u1|mLCD_ST.000010            ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.953 ns                ;
; N/A                                     ; 192.05 MHz ( period = 5.207 ns )                    ; LCD_TEST:u1|mDLY[6]                   ; LCD_TEST:u1|mLCD_ST.000010            ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.934 ns                ;
; N/A                                     ; 193.46 MHz ( period = 5.169 ns )                    ; LCD_TEST:u1|mDLY[7]                   ; LCD_TEST:u1|mLCD_ST.000010            ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.896 ns                ;
; N/A                                     ; 196.50 MHz ( period = 5.089 ns )                    ; LCD_TEST:u1|mDLY[5]                   ; LCD_TEST:u1|mDLY[17]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.816 ns                ;
; N/A                                     ; 196.50 MHz ( period = 5.089 ns )                    ; LCD_TEST:u1|mDLY[5]                   ; LCD_TEST:u1|mDLY[15]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.816 ns                ;
; N/A                                     ; 196.50 MHz ( period = 5.089 ns )                    ; LCD_TEST:u1|mDLY[5]                   ; LCD_TEST:u1|mDLY[16]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.816 ns                ;
; N/A                                     ; 196.50 MHz ( period = 5.089 ns )                    ; LCD_TEST:u1|mDLY[5]                   ; LCD_TEST:u1|mDLY[13]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.816 ns                ;
; N/A                                     ; 196.50 MHz ( period = 5.089 ns )                    ; LCD_TEST:u1|mDLY[5]                   ; LCD_TEST:u1|mDLY[14]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.816 ns                ;
; N/A                                     ; 196.50 MHz ( period = 5.089 ns )                    ; LCD_TEST:u1|mDLY[5]                   ; LCD_TEST:u1|mDLY[12]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.816 ns                ;
; N/A                                     ; 196.50 MHz ( period = 5.089 ns )                    ; LCD_TEST:u1|mDLY[5]                   ; LCD_TEST:u1|mDLY[9]                   ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.816 ns                ;
; N/A                                     ; 196.50 MHz ( period = 5.089 ns )                    ; LCD_TEST:u1|mDLY[5]                   ; LCD_TEST:u1|mDLY[11]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.816 ns                ;
; N/A                                     ; 196.50 MHz ( period = 5.089 ns )                    ; LCD_TEST:u1|mDLY[5]                   ; LCD_TEST:u1|mDLY[10]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.816 ns                ;
; N/A                                     ; 197.24 MHz ( period = 5.070 ns )                    ; LCD_TEST:u1|mDLY[6]                   ; LCD_TEST:u1|mDLY[17]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.797 ns                ;
; N/A                                     ; 197.24 MHz ( period = 5.070 ns )                    ; LCD_TEST:u1|mDLY[6]                   ; LCD_TEST:u1|mDLY[15]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.797 ns                ;
; N/A                                     ; 197.24 MHz ( period = 5.070 ns )                    ; LCD_TEST:u1|mDLY[6]                   ; LCD_TEST:u1|mDLY[16]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.797 ns                ;
; N/A                                     ; 197.24 MHz ( period = 5.070 ns )                    ; LCD_TEST:u1|mDLY[6]                   ; LCD_TEST:u1|mDLY[13]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.797 ns                ;
; N/A                                     ; 197.24 MHz ( period = 5.070 ns )                    ; LCD_TEST:u1|mDLY[6]                   ; LCD_TEST:u1|mDLY[14]                  ; OSC_50     ; OSC_50   ; None                        ; None                      ; 4.797 ns                ;