de2_tv.fit.rpt

本源码是用verilog编写控制LCD——使用Quartusii

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; Device                                         ; EP2C35F672C8                   ;                                ;
; Use smart compilation                          ; Off                            ; Off                            ;
; Router Timing Optimization Level               ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                    ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                       ; 1.0                            ; 1.0                            ;
; Optimize Hold Timing                           ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                    ; Off                            ; Off                            ;
; PowerPlay Power Optimization                   ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing     ; On                             ; On                             ;
; Limit to One Fitting Attempt                   ; Off                            ; Off                            ;
; Final Placement Optimizations                  ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations    ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                  ; 1                              ; 1                              ;
; PCI I/O                                        ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                          ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                      ; Off                            ; Off                            ;
; Auto Global Memory Control Signals             ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/Cyclone II ; Auto                           ; Auto                           ;
; Auto Delay Chains                              ; On                             ; On                             ;
; Auto Merge PLLs                                ; On                             ; On                             ;
; Ignore PLL Mode When Merging PLLs              ; Off                            ; Off                            ;
; Fitter Effort                                  ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                ; Normal                         ; Normal                         ;
; Auto Global Clock                              ; On                             ; On                             ;
; Auto Global Register Control Signals           ; On                             ; On                             ;
; Always Enable Input Buffers                    ; Off                            ; Off                            ;
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; Pin-Out File ;
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The pin-out file can be found in F:/DE2_TV/DE2_TV.pin.


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; Fitter Resource Usage Summary                                        ;
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; Resource                                    ; Usage                  ;
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; Total logic elements                        ; 105 / 33,216 ( < 1 % ) ;
;     -- Combinational with no register       ; 54                     ;
;     -- Register only                        ; 0                      ;
;     -- Combinational with a register        ; 51                     ;
;                                             ;                        ;
; Logic element usage by number of LUT inputs ;                        ;
;     -- 4 input functions                    ; 47                     ;
;     -- 3 input functions                    ; 19                     ;
;     -- <=2 input functions                  ; 39                     ;
;     -- Register only                        ; 0                      ;
;                                             ;                        ;
; Logic elements by mode                      ;                        ;
;     -- normal mode                          ; 80                     ;
;     -- arithmetic mode                      ; 25                     ;
;                                             ;                        ;
; Total registers                             ; 51 / 33,216 ( < 1 % )  ;
; Total LABs                                  ; 7 / 2,076 ( < 1 % )    ;
; User inserted logic elements                ; 0                      ;
; Virtual pins                                ; 0                      ;
; I/O pins                                    ; 101 / 475 ( 21 % )     ;
;     -- Clock pins                           ; 1 / 8 ( 13 % )         ;
; Global signals                              ; 2                      ;
; M4Ks                                        ; 0 / 105 ( 0 % )        ;
; Total memory bits                           ; 0 / 483,840 ( 0 % )    ;
; Total RAM block bits                        ; 0 / 483,840 ( 0 % )    ;
; Embedded Multiplier 9-bit elements          ; 0 / 70 ( 0 % )         ;
; PLLs                                        ; 0 / 4 ( 0 % )          ;
; Global clocks                               ; 2 / 16 ( 13 % )        ;
; Maximum fan-out node                        ; KEY[0]                 ;
; Maximum fan-out                             ; 51                     ;
; Highest non-global fan-out signal           ; KEY[0]                 ;
; Highest non-global fan-out                  ; 51                     ;
; Total fan-out                               ; 546                    ;
; Average fan-out                             ; 2.09                   ;
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; Input Pins                                                                                                                                                                                                                                                   ;
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; Name   ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+