📄 xor_mul.tan.rpt
字号:
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; N/A ; None ; -5.434 ns ; a[5] ; c[8] ; clk ;
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; N/A ; None ; -7.026 ns ; b[1] ; c[4] ; clk ;
; N/A ; None ; -7.355 ns ; b[2] ; c[5] ; clk ;
; N/A ; None ; -7.970 ns ; b[2] ; c[6] ; clk ;
+---------------+-------------+-----------+------+-------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 5.0 Build 148 04/26/2005 SJ Full Version
Info: Processing started: Mon Jun 16 15:56:38 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off xor_mul -c xor_mul --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: Clock "clk" Internal fmax is restricted to 275.03 MHz between source register "c[4]" and destination register "m[4]"
Info: fmax restricted to Clock High delay (1.818 ns) plus Clock Low delay (1.818 ns) : restricted to 3.636 ns. Expand message to see actual delay path.
Info: + Longest register to register delay is 2.026 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X11_Y17_N3; Fanout = 1; REG Node = 'c[4]'
Info: 2: + IC(1.288 ns) + CELL(0.738 ns) = 2.026 ns; Loc. = LC_X12_Y16_N6; Fanout = 1; REG Node = 'm[4]'
Info: Total cell delay = 0.738 ns ( 36.43 % )
Info: Total interconnect delay = 1.288 ns ( 63.57 % )
Info: - Smallest clock skew is 0.000 ns
Info: + Shortest clock path from clock "clk" to destination register is 2.954 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_29; Fanout = 31; CLK Node = 'clk'
Info: 2: + IC(0.774 ns) + CELL(0.711 ns) = 2.954 ns; Loc. = LC_X12_Y16_N6; Fanout = 1; REG Node = 'm[4]'
Info: Total cell delay = 2.180 ns ( 73.80 % )
Info: Total interconnect delay = 0.774 ns ( 26.20 % )
Info: - Longest clock path from clock "clk" to source register is 2.954 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_29; Fanout = 31; CLK Node = 'clk'
Info: 2: + IC(0.774 ns) + CELL(0.711 ns) = 2.954 ns; Loc. = LC_X11_Y17_N3; Fanout = 1; REG Node = 'c[4]'
Info: Total cell delay = 2.180 ns ( 73.80 % )
Info: Total interconnect delay = 0.774 ns ( 26.20 % )
Info: + Micro clock to output delay of source is 0.224 ns
Info: + Micro setup delay of destination is 0.037 ns
Info: tsu for register "c[6]" (data pin = "b[2]", clock pin = "clk") is 8.022 ns
Info: + Longest pin to register delay is 10.939 ns
Info: 1: + IC(0.000 ns) + CELL(1.475 ns) = 1.475 ns; Loc. = PIN_228; Fanout = 8; PIN Node = 'b[2]'
Info: 2: + IC(6.604 ns) + CELL(0.590 ns) = 8.669 ns; Loc. = LC_X11_Y17_N8; Fanout = 1; COMB Node = 'c~840'
Info: 3: + IC(1.532 ns) + CELL(0.738 ns) = 10.939 ns; Loc. = LC_X13_Y16_N3; Fanout = 1; REG Node = 'c[6]'
Info: Total cell delay = 2.803 ns ( 25.62 % )
Info: Total interconnect delay = 8.136 ns ( 74.38 % )
Info: + Micro setup delay of destination is 0.037 ns
Info: - Shortest clock path from clock "clk" to destination register is 2.954 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_29; Fanout = 31; CLK Node = 'clk'
Info: 2: + IC(0.774 ns) + CELL(0.711 ns) = 2.954 ns; Loc. = LC_X13_Y16_N3; Fanout = 1; REG Node = 'c[6]'
Info: Total cell delay = 2.180 ns ( 73.80 % )
Info: Total interconnect delay = 0.774 ns ( 26.20 % )
Info: tco from clock "clk" to destination pin "product[5]" through register "product[5]~reg0" is 7.855 ns
Info: + Longest clock path from clock "clk" to source register is 2.954 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_29; Fanout = 31; CLK Node = 'clk'
Info: 2: + IC(0.774 ns) + CELL(0.711 ns) = 2.954 ns; Loc. = LC_X13_Y16_N2; Fanout = 1; REG Node = 'product[5]~reg0'
Info: Total cell delay = 2.180 ns ( 73.80 % )
Info: Total interconnect delay = 0.774 ns ( 26.20 % )
Info: + Micro clock to output delay of source is 0.224 ns
Info: + Longest register to pin delay is 4.677 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X13_Y16_N2; Fanout = 1; REG Node = 'product[5]~reg0'
Info: 2: + IC(2.553 ns) + CELL(2.124 ns) = 4.677 ns; Loc. = PIN_11; Fanout = 0; PIN Node = 'product[5]'
Info: Total cell delay = 2.124 ns ( 45.41 % )
Info: Total interconnect delay = 2.553 ns ( 54.59 % )
Info: th for register "c[0]" (data pin = "a[0]", clock pin = "clk") is -0.721 ns
Info: + Longest clock path from clock "clk" to destination register is 2.954 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_29; Fanout = 31; CLK Node = 'clk'
Info: 2: + IC(0.774 ns) + CELL(0.711 ns) = 2.954 ns; Loc. = LC_X11_Y16_N6; Fanout = 1; REG Node = 'c[0]'
Info: Total cell delay = 2.180 ns ( 73.80 % )
Info: Total interconnect delay = 0.774 ns ( 26.20 % )
Info: + Micro hold delay of destination is 0.015 ns
Info: - Shortest pin to register delay is 3.690 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_28; Fanout = 8; PIN Node = 'a[0]'
Info: 2: + IC(1.912 ns) + CELL(0.309 ns) = 3.690 ns; Loc. = LC_X11_Y16_N6; Fanout = 1; REG Node = 'c[0]'
Info: Total cell delay = 1.778 ns ( 48.18 % )
Info: Total interconnect delay = 1.912 ns ( 51.82 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
Info: Processing ended: Mon Jun 16 15:56:38 2008
Info: Elapsed time: 00:00:01
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