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Timing Analyzer report for xor_mul
Mon Jun 16 15:56:38 2008
Version 5.0 Build 148 04/26/2005 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'clk'
6. tsu
7. tco
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
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; Timing Analyzer Summary ;
+------------------------------+-------+---------------+------------------------------------------------+-----------------+------------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+------------------------------------------------+-----------------+------------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 8.022 ns ; b[2] ; c[6] ; ; clk ; 0 ;
; Worst-case tco ; N/A ; None ; 7.855 ns ; product[5]~reg0 ; product[5] ; clk ; ; 0 ;
; Worst-case th ; N/A ; None ; -0.721 ns ; a[0] ; c[1] ; ; clk ; 0 ;
; Clock Setup: 'clk' ; N/A ; None ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[4] ; m[4] ; clk ; clk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+------------------------------------------------+-----------------+------------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C6Q240C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-------+------------------------------------------------+-------+-----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+-------+-----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[4] ; m[4] ; clk ; clk ; None ; None ; 2.026 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[13] ; m[3] ; clk ; clk ; None ; None ; 2.023 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[9] ; m[4] ; clk ; clk ; None ; None ; 1.990 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[12] ; m[1] ; clk ; clk ; None ; None ; 1.969 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[12] ; m[3] ; clk ; clk ; None ; None ; 1.967 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[12] ; m[7] ; clk ; clk ; None ; None ; 1.964 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[12] ; m[5] ; clk ; clk ; None ; None ; 1.929 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[10] ; m[3] ; clk ; clk ; None ; None ; 1.920 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[11] ; m[6] ; clk ; clk ; None ; None ; 1.915 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[8] ; m[4] ; clk ; clk ; None ; None ; 1.902 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[11] ; m[3] ; clk ; clk ; None ; None ; 1.880 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[7] ; m[7] ; clk ; clk ; None ; None ; 1.746 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[14] ; m[4] ; clk ; clk ; None ; None ; 1.711 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[9] ; m[1] ; clk ; clk ; None ; None ; 1.711 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[3] ; m[3] ; clk ; clk ; None ; None ; 1.669 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[8] ; m[0] ; clk ; clk ; None ; None ; 1.644 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[8] ; m[1] ; clk ; clk ; None ; None ; 1.623 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[8] ; m[3] ; clk ; clk ; None ; None ; 1.593 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[13] ; m[0] ; clk ; clk ; None ; None ; 1.483 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; m[1] ; product[1]~reg0 ; clk ; clk ; None ; None ; 1.457 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[14] ; m[1] ; clk ; clk ; None ; None ; 1.432 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; m[3] ; product[3]~reg0 ; clk ; clk ; None ; None ; 1.283 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[9] ; m[5] ; clk ; clk ; None ; None ; 1.281 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[9] ; m[2] ; clk ; clk ; None ; None ; 1.281 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; m[4] ; product[4]~reg0 ; clk ; clk ; None ; None ; 1.279 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[13] ; m[2] ; clk ; clk ; None ; None ; 1.278 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; m[7] ; product[7]~reg0 ; clk ; clk ; None ; None ; 1.275 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[0] ; m[0] ; clk ; clk ; None ; None ; 1.270 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[1] ; m[1] ; clk ; clk ; None ; None ; 1.262 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[14] ; m[3] ; clk ; clk ; None ; None ; 1.145 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[10] ; m[2] ; clk ; clk ; None ; None ; 1.143 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[10] ; m[6] ; clk ; clk ; None ; None ; 1.142 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[10] ; m[5] ; clk ; clk ; None ; None ; 1.142 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[12] ; m[0] ; clk ; clk ; None ; None ; 1.105 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[11] ; m[7] ; clk ; clk ; None ; None ; 1.050 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[11] ; m[4] ; clk ; clk ; None ; None ; 1.048 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[13] ; m[6] ; clk ; clk ; None ; None ; 1.033 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; m[6] ; product[6]~reg0 ; clk ; clk ; None ; None ; 0.877 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[14] ; m[7] ; clk ; clk ; None ; None ; 0.865 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[5] ; m[5] ; clk ; clk ; None ; None ; 0.852 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[6] ; m[6] ; clk ; clk ; None ; None ; 0.851 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; c[2] ; m[2] ; clk ; clk ; None ; None ; 0.831 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; m[5] ; product[5]~reg0 ; clk ; clk ; None ; None ; 0.663 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; m[2] ; product[2]~reg0 ; clk ; clk ; None ; None ; 0.653 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; m[0] ; product[0]~reg0 ; clk ; clk ; None ; None ; 0.652 ns ;
+-------+------------------------------------------------+-------+-----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+-------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+------+-------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------+-------+----------+
; N/A ; None ; 8.022 ns ; b[2] ; c[6] ; clk ;
; N/A ; None ; 7.407 ns ; b[2] ; c[5] ; clk ;
; N/A ; None ; 7.078 ns ; b[1] ; c[4] ; clk ;
; N/A ; None ; 7.027 ns ; b[1] ; c[5] ; clk ;
; N/A ; None ; 6.989 ns ; b[5] ; c[8] ; clk ;
; N/A ; None ; 6.975 ns ; b[2] ; c[9] ; clk ;
; N/A ; None ; 6.860 ns ; a[1] ; c[2] ; clk ;
; N/A ; None ; 6.852 ns ; a[1] ; c[8] ; clk ;
; N/A ; None ; 6.849 ns ; b[2] ; c[4] ; clk ;
; N/A ; None ; 6.818 ns ; a[4] ; c[6] ; clk ;
; N/A ; None ; 6.786 ns ; b[5] ; c[6] ; clk ;
; N/A ; None ; 6.784 ns ; b[0] ; c[5] ; clk ;
; N/A ; None ; 6.771 ns ; b[1] ; c[2] ; clk ;
; N/A ; None ; 6.759 ns ; a[3] ; c[5] ; clk ;
; N/A ; None ; 6.754 ns ; b[5] ; c[9] ; clk ;
; N/A ; None ; 6.751 ns ; a[7] ; c[11] ; clk ;
; N/A ; None ; 6.742 ns ; b[7] ; c[9] ; clk ;
; N/A ; None ; 6.729 ns ; b[5] ; c[7] ; clk ;
; N/A ; None ; 6.717 ns ; a[3] ; c[4] ; clk ;
; N/A ; None ; 6.713 ns ; a[6] ; c[6] ; clk ;
; N/A ; None ; 6.709 ns ; a[6] ; c[8] ; clk ;
; N/A ; None ; 6.696 ns ; b[1] ; c[6] ; clk ;
; N/A ; None ; 6.685 ns ; b[6] ; c[8] ; clk ;
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