for4bitmux2.v

来自「2對4解多工可以用來擴充至4對8解多工經硬體驗證過可用」· Verilog 代码 · 共 19 行

module for4bitmux2(a,b,sel,y,ds);
input [3:0] a,b;
input sel;
output [3:0] y,ds;
reg [3:0] y,ds;
always@(sel or a or b)
begin
case(sel)   
1'b0:   begin
           y=b;ds=4'b0001;
        end
default:  begin
           y=a;ds=4'b0010;
        end
endcase
end
endmodule