div.v

verilog除頻器可用於編碼段運用可以穩定電路設計

module div( CLKI, CLKO , sel );
input CLKI;
output CLKO;
output [1:0] sel;
wire [1:0] sel;
reg[19:0] Q;
always@(posedge CLKI)
begin
if(Q==800000)
   Q = 0;
else
   Q = Q + 1;
end
assign CLKO=(Q==799997)?1'b1:(Q==799998)?1'b1:(Q==799999)?1'b1:1'b0;
assign sel=Q[9:8];
endmodule