fourbitmux2.v

多工器ｖｅｒｉｌｏｇ設計1對多快速解碼提供控制功能

module fourbitmux2(a,b,sel,y,ds);
input [3:0] a,b;
input sel;
output [3:0] y,ds;
reg [3:0] y,ds;
always@(sel or a or b)
begin
case(sel)
1'b0:   begin
           y=b;ds=4'b0001;
        end
default:   begin
              y=a;ds=4'b0010;
           end
endcase
end
endmodule