cnt8.v

来自「多工器ｖｅｒｉｌｏｇ設計1對多快速解碼提供控制功能」· Verilog 代码 · 共 11 行

module cnt8(mclk,en,cq);
input mclk,en;
output [7:0] cq;
reg [7:0] cq;
always@(posedge mclk)
begin
if(en)
   cq<=cq+1;
end
endmodule