📄 s2gx_pcie_top.fit.rpt
字号:
; -- unpartnered 5 input functions ; 0 / 0 ( 0 % ) ;
; -- unpartnered 4 input functions ; 0 / 0 ( 0 % ) ;
; -- unpartnered <=3 input functions ; 0 / 0 ( 0 % ) ;
; ; ;
; ALUTs by mode ; ;
; -- normal mode ; 0 ;
; -- extended LUT mode ; 0 ;
; -- arithmetic mode ; 0 ;
; -- shared arithmetic mode ; 0 ;
; ; ;
; Total registers ; 0 / 72,768 ( 0 % ) ;
; ALMs: partially or completely used ; 0 / 36,384 ( 0 % ) ;
; Total LABs ; 0 / 4,548 ( 0 % ) ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 522 / 739 ( 71 % ) ;
; -- Clock pins ; 23 / 22 ( 105 % ) ;
; Global signals ; 0 ;
; M512s ; 0 / 488 ( 0 % ) ;
; M4Ks ; 0 / 408 ( 0 % ) ;
; M-RAMs ; 0 / 4 ( 0 % ) ;
; Total memory bits ; 0 / 4,520,448 ( 0 % ) ;
; Total RAM block bits ; 0 / 4,520,448 ( 0 % ) ;
; DSP block 9-bit elements ; 0 / 384 ( 0 % ) ;
; PLLs ; 0 / 8 ( 0 % ) ;
; Global clocks ; 0 / 16 ( 0 % ) ;
; Regional clocks ; 0 / 32 ( 0 % ) ;
; SERDES transmitters ; 0 / 59 ( 0 % ) ;
; SERDES receivers ; 0 / 59 ( 0 % ) ;
; GXB Receiver channels ; 0 / 16 ( 0 % ) ;
; GXB Transmitter channels ; 0 / 16 ( 0 % ) ;
; Maximum fan-out node ; user_dipsw[0] ;
; Maximum fan-out ; 1 ;
; Highest non-global fan-out signal ; user_dipsw[0] ;
; Highest non-global fan-out ; 1 ;
; Total fan-out ; 8 ;
; Average fan-out ; 0.02 ;
+------------------------------------------------+-----------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------------+--------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------------+--------------+----------------------+
; alertn ; AM24 ; 8 ; 36 ; 0 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; clk1_p ; A20 ; 4 ; 52 ; 69 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; User ;
; clk1_p(n) ; A21 ; 4 ; 52 ; 69 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; Fitter ;
; clk2_p ; AW22 ; 8 ; 40 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; User ;
; clk2_p(n) ; AV22 ; 8 ; 40 ; 0 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; Fitter ;
; ddr2_sync_clk_in ; AW20 ; 7 ; 52 ; 0 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; SSTL-18 Class I ; Off ; User ;
; enet_col ; C26 ; 3 ; 24 ; 69 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_crs ; D31 ; 3 ; 19 ; 69 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_intn ; A29 ; 3 ; 17 ; 69 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rx_clk ; M27 ; 3 ; 7 ; 69 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rx_dv ; E28 ; 3 ; 17 ; 69 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rx_er ; G24 ; 3 ; 34 ; 69 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rxd[0] ; G28 ; 3 ; 23 ; 69 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rxd[1] ; A35 ; 3 ; 9 ; 69 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rxd[2] ; D23 ; 3 ; 32 ; 69 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rxd[3] ; C28 ; 3 ; 17 ; 69 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rxd[4] ; B24 ; 3 ; 32 ; 69 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rxd[5] ; F25 ; 3 ; 24 ; 69 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rxd[6] ; C32 ; 3 ; 11 ; 69 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_rxd[7] ; G26 ; 3 ; 32 ; 69 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; enet_tx_clk ; F28 ; 3 ; 28 ; 69 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; flash_rdybsyn ; N16 ; 4 ; 75 ; 69 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.8 V ; Off ; User ;
; hsma_clk_in0 ; V37 ; 2 ; 0 ; 37 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; hsma_clk_in_p1 ; C39 ; 2 ; 0 ; 67 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; User ;
; hsma_clk_in_p1(n) ; C38 ; 2 ; 0 ; 67 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Off ; Fitter ;
; hsma_clk_in_p2 ; V39 ; 2 ; 0 ; 37 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Differential ; User ;
; hsma_clk_in_p2(n) ; V38 ; 2 ; 0 ; 37 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Differential ; Fitter ;
; hsma_rx_d_p[0] ; J39 ; 2 ; 0 ; 53 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Differential ; User ;
; hsma_rx_d_p[0](n) ; J38 ; 2 ; 0 ; 53 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Differential ; Fitter ;
; hsma_rx_d_p[10] ; K39 ; 2 ; 0 ; 51 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Differential ; User ;
; hsma_rx_d_p[10](n) ; L39 ; 2 ; 0 ; 51 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Differential ; Fitter ;
; hsma_rx_d_p[11] ; R37 ; 2 ; 0 ; 42 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; LVDS ; Differential ; User ;
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