ddr2_v340_ecc.tan.rpt

来自「基于SIIGX的PCIe的Kit」· RPT 代码 · 共 179 行 · 第 1/5 页

; Default hold multicycle                               ; Same as Multicycle ;                                                                           ;                           ;             ;
; Cut paths between unrelated clock domains             ; On                 ;                                                                           ;                           ;             ;
; Cut off read during write signal paths                ; On                 ;                                                                           ;                           ;             ;
; Cut off feedback from I/O pins                        ; On                 ;                                                                           ;                           ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;                                                                           ;                           ;             ;
; Ignore Clock Settings                                 ; Off                ;                                                                           ;                           ;             ;
; Analyze latches as synchronous elements               ; On                 ;                                                                           ;                           ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;                                                                           ;                           ;             ;
; Enable Clock Latency                                  ; Off                ;                                                                           ;                           ;             ;
; Use TimeQuest Timing Analyzer                         ; Off                ;                                                                           ;                           ;             ;
; Number of source nodes to report per destination node ; 10                 ;                                                                           ;                           ;             ;
; Number of destination nodes to report                 ; 10                 ;                                                                           ;                           ;             ;
; Number of paths to report                             ; 200                ;                                                                           ;                           ;             ;
; Report Minimum Timing Checks                          ; Off                ;                                                                           ;                           ;             ;
; Use Fast Timing Models                                ; Off                ;                                                                           ;                           ;             ;
; Report IO Paths Separately                            ; Off                ;                                                                           ;                           ;             ;
; tpd Requirement                                       ; 1.6 ns             ; *captured_*                                                               ; *resynched_data*          ;             ;
; Cut Timing Path                                       ; On                 ; ddr2_dqs[0]                                                               ; *                         ;             ;
; Cut Timing Path                                       ; On                 ; ddr2_dqs[1]                                                               ; *                         ;             ;
; Cut Timing Path                                       ; On                 ; ddr2_dqs[2]                                                               ; *                         ;             ;
; Cut Timing Path                                       ; On                 ; ddr2_dqs[3]                                                               ; *                         ;             ;
; Cut Timing Path                                       ; On                 ; ddr2_dqs[4]                                                               ; *                         ;             ;
; Cut Timing Path                                       ; On                 ; ddr2_dqs[5]                                                               ; *                         ;             ;
; Cut Timing Path                                       ; On                 ; ddr2_dqs[6]                                                               ; *                         ;             ;
; Cut Timing Path                                       ; On                 ; ddr2_dqs[7]                                                               ; *                         ;             ;
; Cut Timing Path                                       ; On                 ; ddr2_dqs[8]                                                               ; *                         ;             ;
; Maximum Data Arrival Skew                             ; 100 ps             ; ddr_pll_stratixii:g_stratixpll_ddr_pll_inst|altpll:altpll_component|_clk0 ; ddr2_topecc_clk_out_pair0 ;             ;
; Maximum Data Arrival Skew                             ; 100 ps             ; ddr_pll_stratixii:g_stratixpll_ddr_pll_inst|altpll:altpll_component|_clk0 ; ddr2_topecc_clk_out_pair1 ;             ;
; Maximum Data Arrival Skew                             ; 100 ps             ; ddr_pll_stratixii:g_stratixpll_ddr_pll_inst|altpll:altpll_component|_clk0 ; ddr2_topecc_clk_out_pair2 ;             ;
+-------------------------------------------------------+--------------------+---------------------------------------------------------------------------+---------------------------+-------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                                                                                                ;
+---------------------------------------------------------------------------+--------------------+------------+------------------+---------------+--------------+--------------+-----------------------+---------------------+-----------+--------------+
; Clock Node Name                                                           ; Clock Setting Name ; Type       ; Fmax Requirement ; Early Latency ; Late Latency ; Based on     ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset    ; Phase offset ;