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来自「基于SIIGX的PCIe的Kit」· 文本 代码 · 共 1,910 行 · 第 1/5 页

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1,910
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    ddio_2_core             454
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              715
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_39
    dq_2_ddio              1153
    ddio_2_core             469
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              715
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_40
    dq_2_ddio              1143
    ddio_2_core             371
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              715
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_41
    dq_2_ddio              1153
    ddio_2_core             397
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              715
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_42
    dq_2_ddio              1143
    ddio_2_core             448
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              715
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_43
    dq_2_ddio              1153
    ddio_2_core             470
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              715
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_44
    dq_2_ddio              1143
    ddio_2_core             450
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              715
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_45
    dq_2_ddio              1153
    ddio_2_core             470
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              715
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_46
    dq_2_ddio              1143
    ddio_2_core             539
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              715
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_47
    dq_2_ddio              1153
    ddio_2_core             476
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              715
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_48
    dq_2_ddio              1143
    ddio_2_core             460
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_49
    dq_2_ddio              1153
    ddio_2_core             466
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_50
    dq_2_ddio              1143
    ddio_2_core             449
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_51
    dq_2_ddio              1153
    ddio_2_core             483
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_52
    dq_2_ddio              1143
    ddio_2_core             446
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_53
    dq_2_ddio              1153
    ddio_2_core             475
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_54
    dq_2_ddio              1143
    ddio_2_core             371
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_55
    dq_2_ddio              1153
    ddio_2_core             470
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_56
    dq_2_ddio              1143
    ddio_2_core             374
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_57
    dq_2_ddio              1153
    ddio_2_core             396
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_58
    dq_2_ddio              1143
    ddio_2_core             368
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_59
    dq_2_ddio              1153
    ddio_2_core             471
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_60
    dq_2_ddio              1143
    ddio_2_core             464
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_61
    dq_2_ddio              1153
    ddio_2_core             465
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_62
    dq_2_ddio              1143
    ddio_2_core             456
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_63
    dq_2_ddio              1153
    ddio_2_core             553
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              706
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_64
    dq_2_ddio              1143
    ddio_2_core             588
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_65
    dq_2_ddio              1153
    ddio_2_core             577
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_66
    dq_2_ddio              1143
    ddio_2_core             498
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_67
    dq_2_ddio              1153
    ddio_2_core             573
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_68
    dq_2_ddio              1143
    ddio_2_core             480
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_69
    dq_2_ddio              1153
    ddio_2_core             486
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_70
    dq_2_ddio              1143
    ddio_2_core             372
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_71
    dq_2_ddio              1153
    ddio_2_core             483
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_72
    dq_2_ddio              1143
    ddio_2_core             391
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_73
    dq_2_ddio              1153
    ddio_2_core             396
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_74
    dq_2_ddio              1143
    ddio_2_core             368
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_75
    dq_2_ddio              1153
    ddio_2_core             482
    core_2_reg               97
    clk_2_pin               852
    dqsclk_2_ddio_resync    413
    dqspin_2_dqsclk        1452
    reg_2_post              820
    post_2_dqsclk           112
    dqsclk_2_post           413
array_name=    min_paths_for_each_half_dq_76
    dq_2_ddio              1143
    ddio_2_core             464
    core_2_reg               97

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