ddr2_v340_ecc.map.rpt

基于SIIGX的PCIe的Kit

applicable agreement for further details.



+---------------------------------------------------------------------------+
; Analysis & Synthesis Summary                                              ;
+--------------------------------+------------------------------------------+
; Analysis & Synthesis Status    ; Successful - Fri Jun 23 15:23:15 2006    ;
; Quartus II Version             ; 6.0 Build 178 04/27/2006 SJ Full Version ;
; Revision Name                  ; ddr2_v340_ecc                            ;
; Top-level Entity Name          ; ddr2_mfg_test                            ;
; Family                         ; Stratix II GX                            ;
; Total ALUTs                    ; 3820                                     ;
; Total registers                ; 2720                                     ;
; Total pins                     ; 144                                      ;
; Total virtual pins             ; 0                                        ;
; Total memory bits              ; 1,096,992                                ;
; DSP block 9-bit elements       ; 8                                        ;
; Total GXB Receiver Channels    ; 0                                        ;
; Total GXB Transmitter Channels ; 0                                        ;
; Total PLLs                     ; 1                                        ;
; Total DLLs                     ; 1                                        ;
+--------------------------------+------------------------------------------+


+------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Settings                                                                        ;
+------------------------------------------------------------+--------------------+--------------------+
; Option                                                     ; Setting            ; Default Value      ;
+------------------------------------------------------------+--------------------+--------------------+
; Device                                                     ; EP2SGX90FF1508C3   ;                    ;
; Top-level entity name                                      ; ddr2_mfg_test      ; ddr2_v340_ecc      ;
; Family name                                                ; Stratix II GX      ; Stratix            ;
; Use smart compilation                                      ; On                 ; Off                ;
; Optimization Technique -- Stratix II                       ; Speed              ; Balanced           ;
; Restructure Multiplexers                                   ; Auto               ; Auto               ;
; Create Debugging Nodes for IP Cores                        ; Off                ; Off                ;
; Preserve fewer node names                                  ; On                 ; On                 ;
; Disable OpenCore Plus hardware evaluation                  ; Off                ; Off                ;
; Verilog Version                                            ; Verilog_2001       ; Verilog_2001       ;
; VHDL Version                                               ; VHDL93             ; VHDL93             ;
; State Machine Processing                                   ; Auto               ; Auto               ;
; Extract Verilog State Machines                             ; On                 ; On                 ;
; Extract VHDL State Machines                                ; On                 ; On                 ;
; Add Pass-Through Logic to Inferred RAMs                    ; On                 ; On                 ;
; DSP Block Balancing                                        ; Auto               ; Auto               ;
; Maximum DSP Block Usage                                    ; Unlimited          ; Unlimited          ;
; NOT Gate Push-Back                                         ; On                 ; On                 ;
; Power-Up Don't Care                                        ; On                 ; On                 ;
; Remove Redundant Logic Cells                               ; Off                ; Off                ;
; Remove Duplicate Registers                                 ; On                 ; On                 ;
; Ignore CARRY Buffers                                       ; Off                ; Off                ;
; Ignore CASCADE Buffers                                     ; Off                ; Off                ;
; Ignore GLOBAL Buffers                                      ; Off                ; Off                ;
; Ignore ROW GLOBAL Buffers                                  ; Off                ; Off                ;
; Ignore LCELL Buffers                                       ; Off                ; Off                ;
; Ignore SOFT Buffers                                        ; On                 ; On                 ;
; Limit AHDL Integers to 32 Bits                             ; Off                ; Off                ;
; Carry Chain Length -- Stratix II                           ; 70                 ; 70                 ;
; Auto Carry Chains                                          ; On                 ; On                 ;
; Auto Open-Drain Pins                                       ; On                 ; On                 ;
; Remove Duplicate Logic                                     ; On                 ; On                 ;
; Perform WYSIWYG Primitive Resynthesis                      ; Off                ; Off                ;
; Perform gate-level register retiming                       ; Off                ; Off                ;
; Allow register retiming to trade off Tsu/Tco with Fmax     ; On                 ; On                 ;
; Auto ROM Replacement                                       ; On                 ; On                 ;
; Auto RAM Replacement                                       ; On                 ; On                 ;
; Auto DSP Block Replacement                                 ; On                 ; On                 ;
; Auto Shift Register Replacement                            ; On                 ; On                 ;
; Auto Clock Enable Replacement                              ; On                 ; On                 ;
; Allow Synchronous Control Signals                          ; On                 ; On                 ;
; Force Use of Synchronous Clear Signals                     ; Off                ; Off                ;
; Auto RAM Block Balancing                                   ; On                 ; On                 ;
; Auto Resource Sharing                                      ; Off                ; Off                ;
; Allow Any RAM Size For Recognition                         ; Off                ; Off                ;
; Allow Any ROM Size For Recognition                         ; Off                ; Off                ;