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📄 基于fpga的八位risc cpu的设计.htm

📁 8位risc cpu的编写
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      time的路径,以及不符合约束的路径,进行修改保证数据能被正确的采样。在后仿真中将布局布线的时延反标到设计中去,使仿真既包含门延时,又包含线延时信息。这种后仿真是最准确的仿真,能真实地反映芯片的实际工作情况。 
      <BR><BR><STRONG>7 结 论 <BR></STRONG><BR>  复杂的RISC 
      CPU设计是一个从抽象到具体的过程,本文根据FPGA的结构特点,围绕在FPGA上设计实现八位微处理器软核设计方法进行探讨,研究了片上系统的设计方法和设计复用技术,并给出了指令集和其调试方法,提出了一种基于FPGA的微处理器的IP的设计方法。本文作者创新点是:根据Spartan 
      II 的内部结构,在编码阶段实现了地址和数据的优化,实现阶段对内部布局布线进行重新配置,设计实现的微处理器仅占用78个slices,1个Block 
      RAM,在10万门的芯片实现,占用6%的资源。 <BR><BR><STRONG>参考文献:</STRONG> <BR><BR>[1] 
      夏宇闻.Verilog数字系统设计教程[M].北京: 北京航空航天大学出版社,2003. <BR>[2] 袁俊泉 孙敏琪 曹瑞 
      Verilog数字系统设计教程[M].西安: 西安电子科技大学出版社,2002. <BR>[3] J.Bhasjer 著 孙海平 等译 
      Verilog HDL综合实用教程[M].北京: 清华大学出版社,2004. <BR>[4] 杨厚俊 张公敬 张昆藏 编著 
      计算机系统结构---奔腾PC[M].北京: 科学出版社,2004. <BR>[5] 冯海涛 王永纲 石江涛 颜天信 王砚方. 
      基于FPGA的32位整数微处理器的设计与实现[J]. 小型微型计算机系统, 2005, 26(6): 1113-1117. <BR>[6] 
      王喆.八位CPU IP核的研究与设计[D].大连:大连理工大学,2005 <BR>[7] http://www.xilinx-china.com/ 
      <BR>[8] 袁本荣 刘万春 贾云得 朱玉文 用Verilog 
      HDL进行FPGA设计的一些基本方法[J].微计算机信息,2004,20(6):93-95 </DIV></DIV>
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      <P><BR>·下一条:<A 
      href="http://www.gd-emb.org/detail/id-39024.html">基于PLD的纳秒级脉冲发生器</A> </P>
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            colSpan=2><STRONG>以下发言只是广嵌网会员个人意见,非本网立场</STRONG></TD>
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            href="http://www.gd-emb.org/showreviews/id-38554.html"><STRONG>查看更多评论</STRONG></A></TD></TR></TBODY></TABLE><BR>
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