📄 fir.fit.rpt
字号:
; 83 ; ; 1 ; GND ; ; ; -- ;
; 84 ; 95 ; 2 ; Dout[2] ; LVTTL ; ; Column I/O ;
; 85 ; 96 ; 2 ; Dout[7] ; LVTTL ; ; Column I/O ;
; 86 ; 99 ; 2 ; Dout[0] ; LVTTL ; ; Column I/O ;
; 87 ; 100 ; 2 ; Dout[1] ; LVTTL ; ; Column I/O ;
; 88 ; 101 ; 2 ; Dout[4] ; LVTTL ; ; Column I/O ;
; 89 ; 105 ; 2 ; Dout[3] ; LVTTL ; ; Column I/O ;
; 90 ; 106 ; 2 ; Dout[5] ; LVTTL ; ; Column I/O ;
; 91 ; 109 ; 2 ; GND* ; ; ; Column I/O ;
; 92 ; 110 ; 2 ; GND* ; ; ; Column I/O ;
; 93 ; ; ; VCCINT ; ; 1.5V ; -- ;
; 94 ; ; 1 ; GND ; ; ; -- ;
; 95 ; ; 2 ; VCCIO2 ; ; 3.3V ; -- ;
; 96 ; ; 1 ; GND ; ; ; -- ;
; 97 ; 111 ; 2 ; GND* ; ; ; Column I/O ;
; 98 ; 112 ; 2 ; GND* ; ; ; Column I/O ;
; 99 ; 115 ; 2 ; GND* ; ; ; Column I/O ;
; 100 ; 116 ; 2 ; GND* ; ; ; Column I/O ;
+----------+------------+----------+----------------+--------------+---------+------------+
+------------------------------------------------------------------+
; Output Pin Load For Reported TCO ;
+-------------------------------------------------------------------
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 30 pF ; (See SSTL-2) ;
+---------------------+-------+------------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Compilation Hierarchy Node ; Logic Cells ; Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+-----------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-----------------------+
; |fir ; 757 (0) ; 435 ; 0 ; 18 ; 0 ; 322 (0) ; 168 (0) ; 267 (0) ; 589 (0) ; |fir ;
; |add121313:inst1| ; 13 (13) ; 13 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 13 (13) ; 13 (13) ; |fir|add121313:inst1 ;
; |add121313:inst| ; 13 (13) ; 13 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 12 (12) ; 12 (12) ; |fir|add121313:inst ;
; |add121414:inst35| ; 14 (14) ; 14 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 13 (13) ; 13 (13) ; |fir|add121414:inst35 ;
; |add121616:inst36| ; 16 (16) ; 16 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 15 (15) ; 15 (15) ; |fir|add121616:inst36 ;
; |add141616:inst39| ; 16 (16) ; 8 ; 0 ; 0 ; 0 ; 8 (8) ; 0 (0) ; 8 (8) ; 16 (16) ; |fir|add141616:inst39 ;
; |add888:inst44| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; 8 (8) ; |fir|add888:inst44 ;
; |add889:inst18| ; 9 (9) ; 9 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 9 (9) ; 9 (9) ; |fir|add889:inst18 ;
; |add889:inst19| ; 9 (9) ; 9 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 9 (9) ; 9 (9) ; |fir|add889:inst19 ;
; |add889:inst20| ; 9 (9) ; 9 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 9 (9) ; 9 (9) ; |fir|add889:inst20 ;
; |add889:inst21| ; 9 (9) ; 9 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 9 (9) ; 9 (9) ; |fir|add889:inst21 ;
; |add889:inst22| ; 9 (9) ; 9 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 9 (9) ; 9 (9) ; |fir|add889:inst22 ;
; |add889:inst23| ; 9 (9) ; 9 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 9 (9) ; 9 (9) ; |fir|add889:inst23 ;
; |add889:inst24| ; 9 (9) ; 9 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 9 (9) ; 9 (9) ; |fir|add889:inst24 ;
; |add889:inst25| ; 9 (9) ; 9 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 9 (9) ; 9 (9) ; |fir|add889:inst25 ;
; |dff15:inst41| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff15:inst41 ;
; |dff15:inst42| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff15:inst42 ;
; |dff15:inst43| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff15:inst43 ;
; |dff89:inst34| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff89:inst34 ;
; |dff8:inst11| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst11 ;
; |dff8:inst12| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst12 ;
; |dff8:inst13| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst13 ;
; |dff8:inst14| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst14 ;
; |dff8:inst15| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst15 ;
; |dff8:inst16| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst16 ;
; |dff8:inst17| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst17 ;
; |dff8:inst2| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst2 ;
; |dff8:inst3| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst3 ;
; |dff8:inst4| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst4 ;
; |dff8:inst5| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst5 ;
; |dff8:inst6| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst6 ;
; |dff8:inst7| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst7 ;
; |dff8:inst8| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst8 ;
; |dff8:inst9| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |fir|dff8:inst9 ;
; |mult12:inst26| ; 21 (21) ; 11 ; 0 ; 0 ; 0 ; 10 (10) ; 1 (1) ; 10 (10) ; 20 (20) ; |fir|mult12:inst26 ;
; |mult13:inst28| ; 43 (43) ; 12 ; 0 ; 0 ; 0 ; 31 (31) ; 1 (1) ; 11 (11) ; 42 (42) ; |fir|mult13:inst28 ;
; |mult13:inst30| ; 43 (43) ; 12 ; 0 ; 0 ; 0 ; 31 (31) ; 1 (1) ; 11 (11) ; 42 (42) ; |fir|mult13:inst30 ;
; |mult14:inst32| ; 43 (43) ; 12 ; 0 ; 0 ; 0 ; 31 (31) ; 1 (1) ; 11 (11) ; 42 (42) ; |fir|mult14:inst32 ;
; |mult162:inst33| ; 47 (47) ; 15 ; 0 ; 0 ; 0 ; 32 (32) ; 3 (3) ; 12 (12) ; 44 (44) ; |fir|mult162:inst33 ;
; |mult18:inst27| ; 23 (23) ; 13 ; 0 ; 0 ; 0 ; 10 (10) ; 3 (3) ; 10 (10) ; 20 (20) ; |fir|mult18:inst27 ;
; |mult242:inst40| ; 92 (92) ; 8 ; 0 ; 0 ; 0 ; 84 (84) ; 0 (0) ; 8 (8) ; 92 (92) ; |fir|mult242:inst40 ;
; |mult29:inst29| ; 67 (67) ; 13 ; 0 ; 0 ; 0 ; 54 (54) ; 1 (1) ; 12 (12) ; 66 (66) ; |fir|mult29:inst29 ;
; |mult52:inst31| ; 44 (44) ; 13 ; 0 ; 0 ; 0 ; 31 (31) ; 2 (2) ; 11 (11) ; 42 (42) ; |fir|mult52:inst31 ;
; |sub131314:inst37| ; 14 (14) ; 14 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 14 (14) ; 14 (14) ; |fir|sub131314:inst37 ;
; |sub141616:inst38| ; 16 (16) ; 16 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 16 (16) ; 16 (16) ; |fir|sub141616:inst38 ;
+----------------------------+-------------+-----------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-----------------------+
+----------------------------------------------------------------------------------+
; Delay Chain Summary ;
+-----------------------------------------------------------------------------------
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+---------+----------+---------------+---------------+-----------------------+-----+
; clk ; Input ; OFF ; OFF ; -- ; -- ;
; clear ; Input ; OFF ; OFF ; -- ; -- ;
; Din[7] ; Input ; ON ; ON ; -- ; -- ;
; Din[6] ; Input ; ON ; ON ; -- ; -- ;
; Din[5] ; Input ; ON ; ON ; -- ; -- ;
; Din[4] ; Input ; OFF ; ON ; -- ; -- ;
; Din[3] ; Input ; OFF ; ON ; -- ; -- ;
; Din[2] ; Input ; ON ; ON ; -- ; -- ;
; Din[1] ; Input ; ON ; ON ; -- ; -- ;
; Din[0] ; Input ; ON ; ON ; -- ; -- ;
; Dout[7] ; Output ; -- ; -- ; -- ; -- ;
; Dout[6] ; Output ; -- ; -- ; -- ; -- ;
; Dout[5] ; Output ; -- ; -- ; -- ; -- ;
; Dout[4] ; Output ; -- ; -- ; -- ; -- ;
; Dout[3] ; Output ; -- ; -- ; -- ; -- ;
; Dout[2] ; Output ; -- ; -- ; -- ; -- ;
; Dout[1] ; Output ; -- ; -- ; -- ; -- ;
; Dout[0] ; Output ; -- ; -- ; -- ; -- ;
+---------+----------+---------------+---------------+-----------------------+-----+
+-----------------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+------------------------------------------------------------------
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+-----------------------------------+-------------------+---------+
; clk ; ; ;
; clear ; ; ;
; Din[7] ; ; ;
; - add889:inst18|Dout[7]~reg0 ; 0 ; ON ;
; - add889:inst18|Dout[8]~reg0 ; 0 ; ON ;
; - dff8:inst2|Dout[7]~reg0 ; 0 ; ON ;
; Din[6] ; ; ;
; - add889:inst18|Dout[6]~reg0 ; 0 ; ON ;
; - dff8:inst2|Dout[6]~reg0 ; 0 ; ON ;
; Din[5] ; ; ;
; - add889:inst18|Dout[5]~reg0 ; 0 ; ON ;
; - dff8:inst2|Dout[5]~reg0 ; 0 ; ON ;
; Din[4] ; ; ;
; - add889:inst18|Dout[4]~reg0 ; 1 ; ON ;
; - dff8:inst2|Dout[4]~reg0 ; 1 ; ON ;
; Din[3] ; ; ;
; - add889:inst18|Dout[3]~reg0 ; 1 ; ON ;
; - dff8:inst2|Dout[3]~reg0 ; 1 ; ON ;
; Din[2] ; ; ;
; - add889:inst18|Dout[2]~reg0 ; 0 ; ON ;
; - dff8:inst2|Dout[2]~reg0 ; 0 ; ON ;
; Din[1] ; ; ;
; - add889:inst18|Dout[1]~reg0 ; 0 ; ON ;
; - dff8:inst2|Dout[1]~reg0 ; 0 ; ON ;
; Din[0] ; ; ;
; - add889:inst18|Dout[0]~reg0 ; 0 ; ON ;
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