fulladd.v

来自「Full adder using Verilog」· Verilog 代码 · 共 8 行

V
8 行
字号 
// FullAdd.V
module  fulladd(in1, in2, carryin, sum, carryout);
input   in1, in2, carryin;
output  sum, carryout;
wire    sum, carryout;
  assign  {carryout, sum} = in1 + in2 + carryin;
endmodule

fulladd.v - 源码说明

本页面展示了「Full adder using Verilog」中的 fulladd.v 源码文件，采用 Verilog 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

虫虫开发者社区收录了大量与Verilog相关的技术资源，包括源代码、技术文档、电路图等，是电子工程师和嵌入式开发者的专业学习平台。

⌨️ 快捷键说明

复制代码Ctrl + C
搜索代码Ctrl + F
全屏模式F11
增大字号Ctrl + =
减小字号Ctrl + -
显示快捷键?