fulladd.tf

来自「Full adder using Verilog」· TF 代码 · 共 51 行

`timescale 1ns/1ns

module t;

reg in1, in2, carryin;
wire sum, carryout;

 fulladd m (.in1(in1), .in2(in2), .carryin(carryin), .sum(sum), .carryout(carryout));

 // Enter fixture code here
 initial 
 begin
      in1     = 1'b0;
      in2     = 1'b0;
      carryin = 1'b0;
  #200
      in1     = 1'b0;
      in2     = 1'b0;
      carryin = 1'b1;
  #200
      in1     = 1'b0;
      in2     = 1'b1;
      carryin = 1'b0;
  #200
      in1     = 1'b0;
      in2     = 1'b1;
      carryin = 1'b1;
  #200
      in1     = 1'b1;
      in2     = 1'b0;
      carryin = 1'b0;
  #200
      in1     = 1'b1;
      in2     = 1'b0;
      carryin = 1'b1;
  #200
      in1     = 1'b1;
      in2     = 1'b1;
      carryin = 1'b0;
  #200
      in1     = 1'b1;
      in2     = 1'b1;
      carryin = 1'b1;
  #200
      in1     = 1'b0;
      in2     = 1'b0;
      carryin = 1'b0;
 end

endmodule // t