_primary.vhd

S11_USB ,maxII 的FPGA芯片

library verilog;
use verilog.vl_types.all;
entity wr_fifo is
    generic(
        IDLE            : integer := 0;
        WRITE_READY     : integer := 1;
        WRITE           : integer := 2
    );
    port(
        rst             : in     vl_logic;
        clk             : in     vl_logic;
        cs_ad1          : out    vl_logic;
        cs_ad2          : out    vl_logic;
        cs_ad3          : out    vl_logic;
        cs_ad4          : out    vl_logic;
        cs_ad5          : out    vl_logic;
        cs_ad6          : out    vl_logic;
        cs_ad7          : out    vl_logic;
        cs_ad8          : out    vl_logic;
        s_ce            : out    vl_logic;
        u_ifclk         : out    vl_logic;
        data_out        : out    vl_logic_vector(15 downto 0);
        u_slwr          : out    vl_logic;
        u_slrd          : out    vl_logic;
        u_sloe          : out    vl_logic;
        u_slcs          : out    vl_logic;
        u_addr0         : out    vl_logic;
        u_addr1         : out    vl_logic;
        u_flagb         : in     vl_logic;
        u_flagb_led     : out    vl_logic;
        t1              : out    vl_logic;
        led1            : out    vl_logic;
        led2            : out    vl_logic
    );
end wr_fifo;