📄 jian.tan.rpt
字号:
Classic Timing Analyzer report for jian
Thu Jun 19 02:30:25 2008
Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. tsu
6. tco
7. tpd
8. th
9. Timing Analyzer Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2007 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
to the terms and conditions of the Altera Program License
Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+---------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+-------------+-------------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+-------------+-------------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 13.243 ns ; B1[1] ; y5[4]$latch ; -- ; key ; 0 ;
; Worst-case tco ; N/A ; None ; 8.622 ns ; y5[0]$latch ; y5[0] ; key ; -- ; 0 ;
; Worst-case tpd ; N/A ; None ; 17.381 ns ; B1[1] ; S1[2] ; -- ; -- ; 0 ;
; Worst-case th ; N/A ; None ; -3.244 ns ; A1[2] ; y6[0]$latch ; -- ; key ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+-------------+-------------+------------+----------+--------------+
+---------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP2C35F672C6 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Perform Multicorner Analysis ; On ; ; ; ;
; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; key ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+-------+-------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+-------+-------------+----------+
; N/A ; None ; 13.243 ns ; B1[1] ; y5[4]$latch ; key ;
; N/A ; None ; 13.209 ns ; B1[2] ; y5[4]$latch ; key ;
; N/A ; None ; 13.113 ns ; B1[3] ; y5[4]$latch ; key ;
; N/A ; None ; 12.850 ns ; B1[1] ; y5[1]$latch ; key ;
; N/A ; None ; 12.816 ns ; B1[2] ; y5[1]$latch ; key ;
; N/A ; None ; 12.720 ns ; B1[3] ; y5[1]$latch ; key ;
; N/A ; None ; 12.617 ns ; B0[0] ; y5[4]$latch ; key ;
; N/A ; None ; 12.224 ns ; B0[0] ; y5[1]$latch ; key ;
; N/A ; None ; 12.205 ns ; B0[1] ; y5[4]$latch ; key ;
; N/A ; None ; 12.134 ns ; B0[2] ; y5[4]$latch ; key ;
; N/A ; None ; 11.812 ns ; B0[1] ; y5[1]$latch ; key ;
; N/A ; None ; 11.774 ns ; B0[3] ; y5[4]$latch ; key ;
; N/A ; None ; 11.741 ns ; B0[2] ; y5[1]$latch ; key ;
; N/A ; None ; 11.532 ns ; B1[1] ; y5[5]$latch ; key ;
; N/A ; None ; 11.498 ns ; B1[2] ; y5[5]$latch ; key ;
; N/A ; None ; 11.402 ns ; B1[3] ; y5[5]$latch ; key ;
; N/A ; None ; 11.381 ns ; B0[3] ; y5[1]$latch ; key ;
; N/A ; None ; 11.330 ns ; B1[1] ; y5[3]$latch ; key ;
; N/A ; None ; 11.296 ns ; B1[2] ; y5[3]$latch ; key ;
; N/A ; None ; 11.265 ns ; A0[1] ; y5[4]$latch ; key ;
; N/A ; None ; 11.210 ns ; A0[0] ; y5[4]$latch ; key ;
; N/A ; None ; 11.200 ns ; B1[3] ; y5[3]$latch ; key ;
; N/A ; None ; 11.126 ns ; A0[2] ; y5[4]$latch ; key ;
; N/A ; None ; 11.125 ns ; A0[3] ; y5[4]$latch ; key ;
; N/A ; None ; 11.123 ns ; B1[1] ; y5[0]$latch ; key ;
; N/A ; None ; 11.110 ns ; B1[1] ; y5[6]$latch ; key ;
; N/A ; None ; 11.107 ns ; B1[1] ; y5[2]$latch ; key ;
; N/A ; None ; 11.089 ns ; B1[2] ; y5[0]$latch ; key ;
; N/A ; None ; 11.076 ns ; B1[2] ; y5[6]$latch ; key ;
; N/A ; None ; 11.073 ns ; B1[2] ; y5[2]$latch ; key ;
; N/A ; None ; 10.993 ns ; B1[3] ; y5[0]$latch ; key ;
; N/A ; None ; 10.980 ns ; B1[3] ; y5[6]$latch ; key ;
; N/A ; None ; 10.977 ns ; B1[3] ; y5[2]$latch ; key ;
; N/A ; None ; 10.906 ns ; B0[0] ; y5[5]$latch ; key ;
; N/A ; None ; 10.872 ns ; A0[1] ; y5[1]$latch ; key ;
; N/A ; None ; 10.841 ns ; B0[0] ; y4[5]$latch ; key ;
; N/A ; None ; 10.817 ns ; A0[0] ; y5[1]$latch ; key ;
; N/A ; None ; 10.733 ns ; A0[2] ; y5[1]$latch ; key ;
; N/A ; None ; 10.732 ns ; A0[3] ; y5[1]$latch ; key ;
; N/A ; None ; 10.704 ns ; B0[0] ; y5[3]$latch ; key ;
; N/A ; None ; 10.697 ns ; B0[0] ; y4[4]$latch ; key ;
; N/A ; None ; 10.696 ns ; B0[0] ; y4[2]$latch ; key ;
; N/A ; None ; 10.681 ns ; B0[0] ; y4[3]$latch ; key ;
; N/A ; None ; 10.675 ns ; B0[0] ; y4[1]$latch ; key ;
; N/A ; None ; 10.673 ns ; B0[0] ; y4[0]$latch ; key ;
; N/A ; None ; 10.647 ns ; B0[0] ; y4[6]$latch ; key ;
; N/A ; None ; 10.497 ns ; B0[0] ; y5[0]$latch ; key ;
; N/A ; None ; 10.494 ns ; B0[1] ; y5[5]$latch ; key ;
; N/A ; None ; 10.484 ns ; B0[0] ; y5[6]$latch ; key ;
; N/A ; None ; 10.481 ns ; B0[0] ; y5[2]$latch ; key ;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -