keyboard1.tan.rpt

数码管显示Vhdl实现

; Worst-case tco               ; N/A                                      ; None          ; 50.200 ns                        ; delay_kbtingle:inst4|lpm_counter:currentState_rtl_0|dffs[1] ; key_decode[3]                 ; clock_1k    ; --          ; 0            ;
; Worst-case tpd               ; N/A                                      ; None          ; 39.900 ns                        ; row_data[3]                                                 ; key_decode[3]                 ; --          ; --          ; 0            ;
; Worst-case th                ; N/A                                      ; None          ; 28.900 ns                        ; reset                                                       ; flip_latch:inst6|data_out[0]  ; --          ; clock_1k    ; 0            ;
; Clock Setup: 'clock_1k'      ; N/A                                      ; None          ; 16.89 MHz ( period = 59.200 ns ) ; delay_kbtingle:inst4|lpm_counter:currentState_rtl_0|dffs[1] ; flip_latch:inst6|data_out[2]  ; clock_1k    ; clock_1k    ; 0            ;
; Clock Setup: 'row_data[3]'   ; N/A                                      ; None          ; 40.49 MHz ( period = 24.700 ns ) ; flip_latch:inst6|data_out[2]                                ; flip_latch:inst9|data_out[2]  ; row_data[3] ; row_data[3] ; 0            ;
; Clock Setup: 'row_data[2]'   ; N/A                                      ; None          ; 40.49 MHz ( period = 24.700 ns ) ; flip_latch:inst6|data_out[2]                                ; flip_latch:inst9|data_out[2]  ; row_data[2] ; row_data[2] ; 0            ;
; Clock Setup: 'row_data[1]'   ; N/A                                      ; None          ; 40.49 MHz ( period = 24.700 ns ) ; flip_latch:inst6|data_out[2]                                ; flip_latch:inst9|data_out[2]  ; row_data[1] ; row_data[1] ; 0            ;
; Clock Setup: 'row_data[0]'   ; N/A                                      ; None          ; 40.49 MHz ( period = 24.700 ns ) ; flip_latch:inst6|data_out[2]                                ; flip_latch:inst9|data_out[2]  ; row_data[0] ; row_data[0] ; 0            ;
; Clock Hold: 'clock_1k'       ; Not operational: Clock Skew > Data Delay ; None          ; N/A                              ; flip_latch:inst12|data_out[3]                               ; flip_latch:inst13|data_out[3] ; clock_1k    ; clock_1k    ; 56           ;
; Clock Hold: 'row_data[0]'    ; Not operational: Clock Skew > Data Delay ; None          ; N/A                              ; flip_latch:inst12|data_out[3]                               ; flip_latch:inst13|data_out[3] ; row_data[0] ; row_data[0] ; 20           ;
; Clock Hold: 'row_data[1]'    ; Not operational: Clock Skew > Data Delay ; None          ; N/A                              ; flip_latch:inst12|data_out[3]                               ; flip_latch:inst13|data_out[3] ; row_data[1] ; row_data[1] ; 20           ;
; Clock Hold: 'row_data[2]'    ; Not operational: Clock Skew > Data Delay ; None          ; N/A                              ; flip_latch:inst12|data_out[3]                               ; flip_latch:inst13|data_out[3] ; row_data[2] ; row_data[2] ; 20           ;
; Clock Hold: 'row_data[3]'    ; Not operational: Clock Skew > Data Delay ; None          ; N/A                              ; flip_latch:inst12|data_out[3]                               ; flip_latch:inst13|data_out[3] ; row_data[3] ; row_data[3] ; 20           ;
; Total number of failed paths ;                                          ;               ;                                  ;                                                             ;                               ;             ;             ; 136          ;
+------------------------------+------------------------------------------+---------------+----------------------------------+-------------------------------------------------------------+-------------------------------+-------------+-------------+--------------+


+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                             ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EPM3128ATC100-10   ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clock_1k        ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; row_data[0]     ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; row_data[1]     ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; row_data[2]     ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; row_data[3]     ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+