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Timing Analyzer report for cora
Thu Jan 03 16:13:49 2008
Version 6.0 Build 178 04/27/2006 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. tpd
5. Timing Analyzer Messages
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; Legal Notice ;
----------------
Copyright (C) 1991-2006 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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+-----------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+--------+--------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+--------+--------+------------+----------+--------------+
; Worst-case tpd ; N/A ; None ; 14.750 ns ; sel[1] ; lie[3] ; -- ; -- ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+--------+--------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C6T144C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+----------------------------------------------------------------+
; tpd ;
+-------+-------------------+-----------------+--------+---------+
; Slack ; Required P2P Time ; Actual P2P Time ; From ; To ;
+-------+-------------------+-----------------+--------+---------+
; N/A ; None ; 14.750 ns ; sel[1] ; lie[4] ;
; N/A ; None ; 14.750 ns ; sel[1] ; lie[3] ;
; N/A ; None ; 14.654 ns ; sel[1] ; lie[1] ;
; N/A ; None ; 14.647 ns ; sel[1] ; lie[6] ;
; N/A ; None ; 14.275 ns ; sel[1] ; hang[2] ;
; N/A ; None ; 13.697 ns ; sel[1] ; lie[5] ;
; N/A ; None ; 13.697 ns ; sel[1] ; lie[2] ;
; N/A ; None ; 13.563 ns ; sel[1] ; hang[6] ;
; N/A ; None ; 13.552 ns ; ch[1] ; lie[1] ;
; N/A ; None ; 13.545 ns ; ch[1] ; lie[6] ;
; N/A ; None ; 13.310 ns ; ch[1] ; lie[4] ;
; N/A ; None ; 13.310 ns ; ch[1] ; lie[3] ;
; N/A ; None ; 13.240 ns ; sel[0] ; lie[4] ;
; N/A ; None ; 13.240 ns ; sel[0] ; lie[3] ;
; N/A ; None ; 13.143 ns ; sel[0] ; lie[1] ;
; N/A ; None ; 13.136 ns ; sel[0] ; lie[6] ;
; N/A ; None ; 13.033 ns ; sel[1] ; hang[7] ;
; N/A ; None ; 13.028 ns ; sel[1] ; hang[4] ;
; N/A ; None ; 13.024 ns ; sel[1] ; hang[1] ;
; N/A ; None ; 12.972 ns ; sel[2] ; lie[4] ;
; N/A ; None ; 12.972 ns ; sel[2] ; lie[3] ;
; N/A ; None ; 12.918 ns ; sel[1] ; hang[5] ;
; N/A ; None ; 12.875 ns ; sel[2] ; lie[1] ;
; N/A ; None ; 12.868 ns ; sel[2] ; lie[6] ;
; N/A ; None ; 12.865 ns ; ch[1] ; lie[5] ;
; N/A ; None ; 12.865 ns ; ch[1] ; lie[2] ;
; N/A ; None ; 12.816 ns ; sel[1] ; hang[3] ;
; N/A ; None ; 12.784 ns ; sel[2] ; hang[2] ;
; N/A ; None ; 12.725 ns ; ch[0] ; lie[4] ;
; N/A ; None ; 12.725 ns ; ch[0] ; lie[3] ;
; N/A ; None ; 12.588 ns ; sel[1] ; hang[0] ;
; N/A ; None ; 12.301 ns ; sel[0] ; hang[2] ;
; N/A ; None ; 12.068 ns ; sel[2] ; hang[6] ;
; N/A ; None ; 12.016 ns ; ch[1] ; lie[7] ;
; N/A ; None ; 12.016 ns ; ch[1] ; lie[0] ;
; N/A ; None ; 11.999 ns ; sel[0] ; lie[5] ;
; N/A ; None ; 11.999 ns ; sel[0] ; lie[2] ;
; N/A ; None ; 11.918 ns ; sel[2] ; lie[5] ;
; N/A ; None ; 11.918 ns ; sel[2] ; lie[2] ;
; N/A ; None ; 11.631 ns ; ch[0] ; lie[1] ;
; N/A ; None ; 11.624 ns ; ch[0] ; lie[6] ;
; N/A ; None ; 11.586 ns ; sel[0] ; hang[6] ;
; N/A ; None ; 11.532 ns ; sel[2] ; hang[4] ;
; N/A ; None ; 11.522 ns ; sel[0] ; hang[7] ;
; N/A ; None ; 11.515 ns ; sel[0] ; hang[1] ;
; N/A ; None ; 11.484 ns ; ch[0] ; lie[5] ;
; N/A ; None ; 11.484 ns ; ch[0] ; lie[2] ;
; N/A ; None ; 11.423 ns ; sel[2] ; hang[5] ;
; N/A ; None ; 11.325 ns ; sel[2] ; hang[3] ;
; N/A ; None ; 11.254 ns ; sel[2] ; hang[7] ;
; N/A ; None ; 11.246 ns ; sel[2] ; hang[1] ;
; N/A ; None ; 11.072 ns ; sel[0] ; hang[0] ;
; N/A ; None ; 11.048 ns ; sel[0] ; hang[4] ;
; N/A ; None ; 10.941 ns ; sel[0] ; hang[5] ;
; N/A ; None ; 10.842 ns ; sel[0] ; hang[3] ;
; N/A ; None ; 10.799 ns ; sel[2] ; hang[0] ;
; N/A ; None ; 10.573 ns ; ch[0] ; lie[7] ;
; N/A ; None ; 10.573 ns ; ch[0] ; lie[0] ;
+-------+-------------------+-----------------+--------+---------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Thu Jan 03 16:13:49 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off cora -c cora --timing_analysis_only
Info: Longest tpd from source pin "sel[1]" to destination pin "lie[4]" is 14.750 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_28; Fanout = 11; PIN Node = 'sel[1]'
Info: 2: + IC(7.502 ns) + CELL(0.114 ns) = 9.085 ns; Loc. = LC_X32_Y4_N5; Fanout = 2; COMB Node = 'Mux20~230'
Info: 3: + IC(0.415 ns) + CELL(0.442 ns) = 9.942 ns; Loc. = LC_X32_Y4_N4; Fanout = 2; COMB Node = 'Mux18~105'
Info: 4: + IC(2.700 ns) + CELL(2.108 ns) = 14.750 ns; Loc. = PIN_112; Fanout = 0; PIN Node = 'lie[4]'
Info: Total cell delay = 4.133 ns ( 28.02 % )
Info: Total interconnect delay = 10.617 ns ( 71.98 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 0 warnings
Info: Processing ended: Thu Jan 03 16:13:49 2008
Info: Elapsed time: 00:00:01
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