adc_4.v

来自「用verilog编程实现的基于FPGA的AD数据采集程序」· Verilog 代码 · 共 11 行

11 行

module adc_4(ad_sts,f_r);
input ad_sts;
output f_r;
reg f_r;
always@(negedge ad_sts)
 begin
  
    f_r<=~f_r;
   
 end
endmodule

adc_4.v - 源码说明

本页面展示了「用verilog编程实现的基于FPGA的AD数据采集程序」中的 adc_4.v 源码文件，采用 Verilog 编程语言编写，共 11 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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