adc_4.v

用verilog编程实现的基于FPGA的AD数据采集程序

module adc_4(ad_sts,f_r);
input ad_sts;
output f_r;
reg f_r;
always@(negedge ad_sts)
 begin
  
    f_r<=~f_r;
   
 end
endmodule