📄 fre_div.v
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module fre_div(clk_in,clk_out);
output clk_out;
input clk_in;
reg clk_out;
reg [4:0] temp;
always@(posedge clk_in)
if(temp == 5'd24)
begin
temp <= 5'd0;
clk_out <= !clk_out;
end
else
temp <= temp+5'd1;
//assign clk_out = clk_in;
endmodule
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