_primary.vhd

来自「步进电机 VHDL 控制」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity clkdiv_20M_to_10M is
    port(
        clk_10mhz       : out    vl_logic;
        SYS_CLK_c       : in     vl_logic;
        SYS_RESET_c     : in     vl_logic
    );
end clkdiv_20M_to_10M;