decoder.v

来自「清华大学verilog hdl源码例子」· Verilog 代码 · 共 26 行

//实验名称 : 解码器实验
//程序名称 : decoder.v 主程序
//日期     : 2002/2/20
//*********************************************************
//                      定义模组（module）                 
//*********************************************************

module decoder(IN,OUT);

input  [2:0]IN;			// 解码器资料线输入线
output [7:0]OUT;		// 解码器资料输出线

// 描述资料输出OUT[7:0]由IN[2:0]状态改变
assign OUT[7:0] = (IN[2:0] == 3'b000 ) ? 8'b11111110 :
		  (IN[2:0] == 3'b001 ) ? 8'b11111101 :
		  (IN[2:0] == 3'b010 ) ? 8'b11111011 :
		  (IN[2:0] == 3'b011 ) ? 8'b11110111 :	
		  (IN[2:0] == 3'b100 ) ? 8'b11101111 :
		  (IN[2:0] == 3'b101 ) ? 8'b11011111 :
		  (IN[2:0] == 3'b110 ) ? 8'b10111111 :
		  (IN[2:0] == 3'b111 ) ? 8'b01111111 :	8'b11111111 ;
		  	
endmodule