bianma8_3.fit.rpt

基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）

+-------------------------------------------------------------------------------+
; Delay Chain Summary                                                           ;
+------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------+----------+---------------+---------------+-----------------------+-----+
; i[4] ; Input    ; 6             ; 6             ; --                    ; --  ;
; i[0] ; Input    ; 0             ; 0             ; --                    ; --  ;
; i[7] ; Input    ; 0             ; 0             ; --                    ; --  ;
; i[1] ; Input    ; 0             ; 0             ; --                    ; --  ;
; i[5] ; Input    ; 0             ; 0             ; --                    ; --  ;
; i[3] ; Input    ; 6             ; 6             ; --                    ; --  ;
; i[2] ; Input    ; 6             ; 6             ; --                    ; --  ;
; i[6] ; Input    ; 6             ; 6             ; --                    ; --  ;
; y[0] ; Output   ; --            ; --            ; --                    ; --  ;
; y[1] ; Output   ; --            ; --            ; --                    ; --  ;
; y[2] ; Output   ; --            ; --            ; --                    ; --  ;
+------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; i[4]                ;                   ;         ;
;      - Mux1~47      ; 0                 ; 6       ;
;      - Mux0~54      ; 0                 ; 6       ;
; i[0]                ;                   ;         ;
; i[7]                ;                   ;         ;
; i[1]                ;                   ;         ;
; i[5]                ;                   ;         ;
; i[3]                ;                   ;         ;
;      - Mux2~46      ; 1                 ; 6       ;
;      - Mux1~48      ; 1                 ; 6       ;
;      - Mux0~53      ; 1                 ; 6       ;
; i[2]                ;                   ;         ;
;      - Mux2~47      ; 0                 ; 6       ;
;      - Mux1~48      ; 0                 ; 6       ;
;      - Mux0~55      ; 0                 ; 6       ;
; i[6]                ;                   ;         ;
;      - Mux2~47      ; 0                 ; 6       ;
;      - Mux1~48      ; 0                 ; 6       ;
;      - Mux0~54      ; 0                 ; 6       ;
+---------------------+-------------------+---------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+---------+-----------------------+
; Name    ; Fan-Out               ;
+---------+-----------------------+
; i[6]    ; 3                     ;
; i[2]    ; 3                     ;
; i[3]    ; 3                     ;
; i[5]    ; 3                     ;
; i[1]    ; 3                     ;
; i[7]    ; 3                     ;
; i[0]    ; 2                     ;
; i[4]    ; 2                     ;
; Mux1~47 ; 2                     ;
; Mux0~55 ; 1                     ;
; Mux0~54 ; 1                     ;
; Mux0~53 ; 1                     ;
; Mux1~49 ; 1                     ;
; Mux1~48 ; 1                     ;
; Mux2~47 ; 1                     ;
; Mux2~46 ; 1                     ;
+---------+-----------------------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; Block interconnects        ; 13 / 26,052 ( < 1 % ) ;
; C16 interconnects          ; 4 / 1,156 ( < 1 % )   ;
; C4 interconnects           ; 6 / 17,952 ( < 1 % )  ;
; Direct links               ; 1 / 26,052 ( < 1 % )  ;
; Global clocks              ; 0 / 8 ( 0 % )         ;
; Local interconnects        ; 4 / 8,256 ( < 1 % )   ;
; R24 interconnects          ; 0 / 1,020 ( 0 % )     ;
; R4 interconnects           ; 3 / 22,440 ( < 1 % )  ;
+----------------------------+-----------------------+


+--------------------------------------------------------------------------+
; LAB Logic Elements                                                       ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 8.00) ; Number of LABs  (Total = 1) ;
+--------------------------------------------+-----------------------------+
; 1                                          ; 0                           ;
; 2                                          ; 0                           ;
; 3                                          ; 0                           ;
; 4                                          ; 0                           ;
; 5                                          ; 0                           ;
; 6                                          ; 0                           ;
; 7                                          ; 0                           ;
; 8                                          ; 1                           ;
; 9                                          ; 0                           ;
; 10                                         ; 0                           ;
; 11                                         ; 0                           ;
; 12                                         ; 0                           ;
; 13                                         ; 0                           ;
; 14                                         ; 0                           ;
; 15                                         ; 0                           ;
; 16                                         ; 0                           ;
+--------------------------------------------+-----------------------------+


+---------------------------------------------------------------------------+
; LAB Signals Sourced                                                       ;
+---------------------------------------------+-----------------------------+
; Number of Signals Sourced  (Average = 8.00) ; Number of LABs  (Total = 1) ;
+---------------------------------------------+-----------------------------+
; 0                                           ; 0                           ;
; 1                                           ; 0                           ;
; 2                                           ; 0                           ;
; 3                                           ; 0                           ;
; 4                                           ; 0                           ;
; 5                                           ; 0                           ;
; 6                                           ; 0                           ;
; 7                                           ; 0                           ;
; 8                                           ; 1                           ;
+---------------------------------------------+-----------------------------+


+-------------------------------------------------------------------------------+
; LAB Signals Sourced Out                                                       ;
+-------------------------------------------------+-----------------------------+
; Number of Signals Sourced Out  (Average = 3.00) ; Number of LABs  (Total = 1) ;
+-------------------------------------------------+-----------------------------+
; 0                                               ; 0                           ;
; 1                                               ; 0                           ;
; 2                                               ; 0                           ;
; 3                                               ; 1                           ;