any_div_1.sim.rpt

来自「基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件」· RPT 代码 · 共 385 行 · 第 1/2 页
RPT
385 行
; |any_div_1|Add0~408   ; |any_div_1|Add0~408   ; combout          ;
; |any_div_1|Add0~408   ; |any_div_1|Add0~409   ; cout             ;
; |any_div_1|Add0~410   ; |any_div_1|Add0~410   ; combout          ;
; |any_div_1|Add0~410   ; |any_div_1|Add0~411   ; cout             ;
; |any_div_1|Add0~412   ; |any_div_1|Add0~412   ; combout          ;
; |any_div_1|Add0~412   ; |any_div_1|Add0~413   ; cout             ;
; |any_div_1|Add0~414   ; |any_div_1|Add0~414   ; combout          ;
; |any_div_1|Add0~414   ; |any_div_1|Add0~415   ; cout             ;
; |any_div_1|Add0~416   ; |any_div_1|Add0~416   ; combout          ;
; |any_div_1|Add0~416   ; |any_div_1|Add0~417   ; cout             ;
; |any_div_1|Add0~418   ; |any_div_1|Add0~418   ; combout          ;
; |any_div_1|Add0~418   ; |any_div_1|Add0~419   ; cout             ;
; |any_div_1|Add0~420   ; |any_div_1|Add0~420   ; combout          ;
; |any_div_1|Add0~420   ; |any_div_1|Add0~421   ; cout             ;
; |any_div_1|Add0~422   ; |any_div_1|Add0~422   ; combout          ;
; |any_div_1|Add0~422   ; |any_div_1|Add0~423   ; cout             ;
; |any_div_1|Add0~424   ; |any_div_1|Add0~424   ; combout          ;
; |any_div_1|Add0~424   ; |any_div_1|Add0~425   ; cout             ;
; |any_div_1|Add0~426   ; |any_div_1|Add0~426   ; combout          ;
; |any_div_1|Add0~426   ; |any_div_1|Add0~427   ; cout             ;
; |any_div_1|Add0~428   ; |any_div_1|Add0~428   ; combout          ;
; |any_div_1|Add0~428   ; |any_div_1|Add0~429   ; cout             ;
; |any_div_1|Add0~430   ; |any_div_1|Add0~430   ; combout          ;
; |any_div_1|Add0~430   ; |any_div_1|Add0~431   ; cout             ;
; |any_div_1|Add0~432   ; |any_div_1|Add0~432   ; combout          ;
; |any_div_1|Add0~432   ; |any_div_1|Add0~433   ; cout             ;
; |any_div_1|Add0~434   ; |any_div_1|Add0~434   ; combout          ;
; |any_div_1|Add0~434   ; |any_div_1|Add0~435   ; cout             ;
; |any_div_1|Add0~436   ; |any_div_1|Add0~436   ; combout          ;
; |any_div_1|Add0~436   ; |any_div_1|Add0~437   ; cout             ;
; |any_div_1|Add0~438   ; |any_div_1|Add0~438   ; combout          ;
; |any_div_1|Add0~438   ; |any_div_1|Add0~439   ; cout             ;
; |any_div_1|Add0~440   ; |any_div_1|Add0~440   ; combout          ;
; |any_div_1|Add0~440   ; |any_div_1|Add0~441   ; cout             ;
; |any_div_1|Add0~442   ; |any_div_1|Add0~442   ; combout          ;
; |any_div_1|Add0~442   ; |any_div_1|Add0~443   ; cout             ;
; |any_div_1|Add0~444   ; |any_div_1|Add0~444   ; combout          ;
; |any_div_1|Add0~444   ; |any_div_1|Add0~445   ; cout             ;
; |any_div_1|Add0~446   ; |any_div_1|Add0~446   ; combout          ;
+-----------------------+-----------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+------------------------------------------------------------------+
; Missing 0-Value Coverage                                         ;
+-----------------------+-----------------------+------------------+
; Node Name             ; Output Port Name      ; Output Port Type ;
+-----------------------+-----------------------+------------------+
; |any_div_1|cnt1[22]   ; |any_div_1|cnt1[22]   ; regout           ;
; |any_div_1|cnt1[21]   ; |any_div_1|cnt1[21]   ; regout           ;
; |any_div_1|cnt1[20]   ; |any_div_1|cnt1[20]   ; regout           ;
; |any_div_1|cnt1[19]   ; |any_div_1|cnt1[19]   ; regout           ;
; |any_div_1|Equal0~338 ; |any_div_1|Equal0~338 ; combout          ;
; |any_div_1|cnt1[18]   ; |any_div_1|cnt1[18]   ; regout           ;
; |any_div_1|cnt1[17]   ; |any_div_1|cnt1[17]   ; regout           ;
; |any_div_1|cnt1[16]   ; |any_div_1|cnt1[16]   ; regout           ;
; |any_div_1|cnt1[15]   ; |any_div_1|cnt1[15]   ; regout           ;
; |any_div_1|Equal0~339 ; |any_div_1|Equal0~339 ; combout          ;
; |any_div_1|cnt1[14]   ; |any_div_1|cnt1[14]   ; regout           ;
; |any_div_1|cnt1[13]   ; |any_div_1|cnt1[13]   ; regout           ;
; |any_div_1|cnt1[12]   ; |any_div_1|cnt1[12]   ; regout           ;
; |any_div_1|cnt1[11]   ; |any_div_1|cnt1[11]   ; regout           ;
; |any_div_1|Equal0~340 ; |any_div_1|Equal0~340 ; combout          ;
; |any_div_1|cnt1[10]   ; |any_div_1|cnt1[10]   ; regout           ;
; |any_div_1|cnt1[9]    ; |any_div_1|cnt1[9]    ; regout           ;
; |any_div_1|cnt1[8]    ; |any_div_1|cnt1[8]    ; regout           ;
; |any_div_1|cnt1[7]    ; |any_div_1|cnt1[7]    ; regout           ;
; |any_div_1|Equal0~341 ; |any_div_1|Equal0~341 ; combout          ;
; |any_div_1|Equal0~342 ; |any_div_1|Equal0~342 ; combout          ;
; |any_div_1|cnt1[6]    ; |any_div_1|cnt1[6]    ; regout           ;
; |any_div_1|cnt1[5]    ; |any_div_1|cnt1[5]    ; regout           ;
; |any_div_1|cnt1[4]    ; |any_div_1|cnt1[4]    ; regout           ;
; |any_div_1|cnt1[3]    ; |any_div_1|cnt1[3]    ; regout           ;
; |any_div_1|Equal0~343 ; |any_div_1|Equal0~343 ; combout          ;
; |any_div_1|cnt1[23]   ; |any_div_1|cnt1[23]   ; regout           ;
; |any_div_1|cnt1[24]   ; |any_div_1|cnt1[24]   ; regout           ;
; |any_div_1|cnt1[25]   ; |any_div_1|cnt1[25]   ; regout           ;
; |any_div_1|cnt1[26]   ; |any_div_1|cnt1[26]   ; regout           ;
; |any_div_1|cnt1[27]   ; |any_div_1|cnt1[27]   ; regout           ;
; |any_div_1|cnt1[28]   ; |any_div_1|cnt1[28]   ; regout           ;
; |any_div_1|cnt1[29]   ; |any_div_1|cnt1[29]   ; regout           ;
; |any_div_1|Equal0~345 ; |any_div_1|Equal0~345 ; combout          ;
; |any_div_1|cnt1[30]   ; |any_div_1|cnt1[30]   ; regout           ;
; |any_div_1|cnt1[31]   ; |any_div_1|cnt1[31]   ; regout           ;
; |any_div_1|Equal0~346 ; |any_div_1|Equal0~346 ; combout          ;
; |any_div_1|Add0~388   ; |any_div_1|Add0~389   ; cout             ;
; |any_div_1|Add0~390   ; |any_div_1|Add0~390   ; combout          ;
; |any_div_1|Add0~390   ; |any_div_1|Add0~391   ; cout             ;
; |any_div_1|Add0~392   ; |any_div_1|Add0~392   ; combout          ;
; |any_div_1|Add0~392   ; |any_div_1|Add0~393   ; cout             ;
; |any_div_1|Add0~394   ; |any_div_1|Add0~394   ; combout          ;
; |any_div_1|Add0~394   ; |any_div_1|Add0~395   ; cout             ;
; |any_div_1|Add0~396   ; |any_div_1|Add0~396   ; combout          ;
; |any_div_1|Add0~396   ; |any_div_1|Add0~397   ; cout             ;
; |any_div_1|Add0~398   ; |any_div_1|Add0~398   ; combout          ;
; |any_div_1|Add0~398   ; |any_div_1|Add0~399   ; cout             ;
; |any_div_1|Add0~400   ; |any_div_1|Add0~400   ; combout          ;
; |any_div_1|Add0~400   ; |any_div_1|Add0~401   ; cout             ;
; |any_div_1|Add0~402   ; |any_div_1|Add0~402   ; combout          ;
; |any_div_1|Add0~402   ; |any_div_1|Add0~403   ; cout             ;
; |any_div_1|Add0~404   ; |any_div_1|Add0~404   ; combout          ;
; |any_div_1|Add0~404   ; |any_div_1|Add0~405   ; cout             ;
; |any_div_1|Add0~406   ; |any_div_1|Add0~406   ; combout          ;
; |any_div_1|Add0~406   ; |any_div_1|Add0~407   ; cout             ;
; |any_div_1|Add0~408   ; |any_div_1|Add0~408   ; combout          ;
; |any_div_1|Add0~408   ; |any_div_1|Add0~409   ; cout             ;
; |any_div_1|Add0~410   ; |any_div_1|Add0~410   ; combout          ;
; |any_div_1|Add0~410   ; |any_div_1|Add0~411   ; cout             ;
; |any_div_1|Add0~412   ; |any_div_1|Add0~412   ; combout          ;
; |any_div_1|Add0~412   ; |any_div_1|Add0~413   ; cout             ;
; |any_div_1|Add0~414   ; |any_div_1|Add0~414   ; combout          ;
; |any_div_1|Add0~414   ; |any_div_1|Add0~415   ; cout             ;
; |any_div_1|Add0~416   ; |any_div_1|Add0~416   ; combout          ;
; |any_div_1|Add0~416   ; |any_div_1|Add0~417   ; cout             ;
; |any_div_1|Add0~418   ; |any_div_1|Add0~418   ; combout          ;
; |any_div_1|Add0~418   ; |any_div_1|Add0~419   ; cout             ;
; |any_div_1|Add0~420   ; |any_div_1|Add0~420   ; combout          ;
; |any_div_1|Add0~420   ; |any_div_1|Add0~421   ; cout             ;
; |any_div_1|Add0~422   ; |any_div_1|Add0~422   ; combout          ;
; |any_div_1|Add0~422   ; |any_div_1|Add0~423   ; cout             ;
; |any_div_1|Add0~424   ; |any_div_1|Add0~424   ; combout          ;
; |any_div_1|Add0~424   ; |any_div_1|Add0~425   ; cout             ;
; |any_div_1|Add0~426   ; |any_div_1|Add0~426   ; combout          ;
; |any_div_1|Add0~426   ; |any_div_1|Add0~427   ; cout             ;
; |any_div_1|Add0~428   ; |any_div_1|Add0~428   ; combout          ;
; |any_div_1|Add0~428   ; |any_div_1|Add0~429   ; cout             ;
; |any_div_1|Add0~430   ; |any_div_1|Add0~430   ; combout          ;
; |any_div_1|Add0~430   ; |any_div_1|Add0~431   ; cout             ;
; |any_div_1|Add0~432   ; |any_div_1|Add0~432   ; combout          ;
; |any_div_1|Add0~432   ; |any_div_1|Add0~433   ; cout             ;
; |any_div_1|Add0~434   ; |any_div_1|Add0~434   ; combout          ;
; |any_div_1|Add0~434   ; |any_div_1|Add0~435   ; cout             ;
; |any_div_1|Add0~436   ; |any_div_1|Add0~436   ; combout          ;
; |any_div_1|Add0~436   ; |any_div_1|Add0~437   ; cout             ;
; |any_div_1|Add0~438   ; |any_div_1|Add0~438   ; combout          ;
; |any_div_1|Add0~438   ; |any_div_1|Add0~439   ; cout             ;
; |any_div_1|Add0~440   ; |any_div_1|Add0~440   ; combout          ;
; |any_div_1|Add0~440   ; |any_div_1|Add0~441   ; cout             ;
; |any_div_1|Add0~442   ; |any_div_1|Add0~442   ; combout          ;
; |any_div_1|Add0~442   ; |any_div_1|Add0~443   ; cout             ;
; |any_div_1|Add0~444   ; |any_div_1|Add0~444   ; combout          ;
; |any_div_1|Add0~444   ; |any_div_1|Add0~445   ; cout             ;
; |any_div_1|Add0~446   ; |any_div_1|Add0~446   ; combout          ;
+-----------------------+-----------------------+------------------+


+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage      ;
+--------+------------+


+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
    Info: Version 6.0 Build 202 06/20/2006 Service Pack 1 SJ Full Version
    Info: Processing started: Tue Mar 27 22:35:04 2007
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off any_div_1 -c any_div_1
Info: Overwriting simulation input file with simulation results
    Info: A backup of any_div_1.vwf called any_div_1.sim_ori.vwf is created in the db folder
Warning: Compiler packed, optimized or synthesized away node "outtemp". Ignored vector source file node.
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
    Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Warning: Found clock high time violation at 59.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 119.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 179.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 239.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 299.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 359.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 419.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 479.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 539.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 599.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 659.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 719.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 779.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 839.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 899.67 ns on register "|any_div_1|clkout_3~reg0"
Warning: Found clock high time violation at 959.67 ns on register "|any_div_1|clkout_3~reg0"
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is      15.93 %
Info: Number of transitions in simulation is 1594
Info: Vector file any_div_1.vwf is saved in VWF text format. You can compress it into CVWF format in order to reduce file size. For more details please refer to the Quartus II Help.
Info: Quartus II Simulator was successful. 0 errors, 17 warnings
    Info: Processing ended: Tue Mar 27 22:35:04 2007
    Info: Elapsed time: 00:00:02
any_div_1.sim.rpt - 源码说明

本页面展示了「基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）」中的 any_div_1.sim.rpt 源码文件，采用 RPT 编程语言编写，共 385 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。
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