ty.vhd

基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）

library ieee;
use ieee.std_logic_1164.all;
entity or_2 is
port(a,b:in std_logic;
     c:out std_logic);
end;
architecture one of or_2 is
begin
c<= a or b;
end;