xl_generate.fit.rpt

基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）

+-------------------------------------------------------------------------------+
; Delay Chain Summary                                                           ;
+------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------+----------+---------------+---------------+-----------------------+-----+
; clr  ; Input    ; 6             ; 6             ; --                    ; --  ;
; clk  ; Input    ; 0             ; 0             ; --                    ; --  ;
; dout ; Output   ; --            ; --            ; --                    ; --  ;
+------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; clr                 ;                   ;         ;
;      - dout~15      ; 0                 ; 6       ;
;      - reg~104      ; 0                 ; 6       ;
;      - reg~105      ; 0                 ; 6       ;
;      - reg~106      ; 0                 ; 6       ;
;      - reg~107      ; 0                 ; 6       ;
;      - reg~108      ; 0                 ; 6       ;
;      - reg~109      ; 0                 ; 6       ;
;      - reg~110      ; 0                 ; 6       ;
;      - reg~111      ; 0                 ; 6       ;
; clk                 ;                   ;         ;
+---------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                  ;
+------+----------+---------+-------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+-------+--------+----------------------+------------------+---------------------------+
; clk  ; PIN_17   ; 9       ; Clock ; yes    ; Global clock         ; GCLK2            ; --                        ;
+------+----------+---------+-------+--------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                     ;
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; clk  ; PIN_17   ; 9       ; Global clock         ; GCLK2            ; --                        ;
+------+----------+---------+----------------------+------------------+---------------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------+---------------------+
; Name      ; Fan-Out             ;
+-----------+---------------------+
; clr       ; 9                   ;
; reg[7]    ; 2                   ;
; reg~111   ; 1                   ;
; reg~110   ; 1                   ;
; reg[0]    ; 1                   ;
; reg~109   ; 1                   ;
; reg[1]    ; 1                   ;
; reg~108   ; 1                   ;
; reg[2]    ; 1                   ;
; reg~107   ; 1                   ;
; reg[3]    ; 1                   ;
; reg~106   ; 1                   ;
; reg[4]    ; 1                   ;
; reg~105   ; 1                   ;
; reg[5]    ; 1                   ;
; reg~104   ; 1                   ;
; reg[6]    ; 1                   ;
; dout~15   ; 1                   ;
; dout~reg0 ; 1                   ;
+-----------+---------------------+


+---------------------------------------------------+
; Interconnect Usage Summary                        ;
+----------------------------+----------------------+
; Interconnect Resource Type ; Usage                ;
+----------------------------+----------------------+
; Block interconnects        ; 2 / 15,666 ( < 1 % ) ;
; C16 interconnects          ; 0 / 812 ( 0 % )      ;
; C4 interconnects           ; 0 / 11,424 ( 0 % )   ;
; Direct links               ; 1 / 15,666 ( < 1 % ) ;
; Global clocks              ; 1 / 8 ( 13 % )       ;
; Local interconnects        ; 8 / 4,608 ( < 1 % )  ;
; R24 interconnects          ; 0 / 652 ( 0 % )      ;
; R4 interconnects           ; 0 / 13,328 ( 0 % )   ;
+----------------------------+----------------------+


+--------------------------------------------------------------------------+
; LAB Logic Elements                                                       ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 9.00) ; Number of LABs  (Total = 1) ;
+--------------------------------------------+-----------------------------+
; 1                                          ; 0                           ;
; 2                                          ; 0                           ;
; 3                                          ; 0                           ;
; 4                                          ; 0                           ;
; 5                                          ; 0                           ;
; 6                                          ; 0                           ;
; 7                                          ; 0                           ;
; 8                                          ; 0                           ;
; 9                                          ; 1                           ;
; 10                                         ; 0                           ;
; 11                                         ; 0                           ;
; 12                                         ; 0                           ;
; 13                                         ; 0                           ;
; 14                                         ; 0                           ;
; 15                                         ; 0                           ;
; 16                                         ; 0                           ;
+--------------------------------------------+-----------------------------+


+------------------------------------------------------------------+
; LAB-wide Signals                                                 ;
+------------------------------------+-----------------------------+
; LAB-wide Signals  (Average = 1.00) ; Number of LABs  (Total = 1) ;
+------------------------------------+-----------------------------+
; 1 Clock                            ; 1                           ;
+------------------------------------+-----------------------------+


+----------------------------------------------------------------------------+
; LAB Signals Sourced                                                        ;
+----------------------------------------------+-----------------------------+
; Number of Signals Sourced  (Average = 18.00) ; Number of LABs  (Total = 1) ;