dds_top.fit.rpt

基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）

; Optimize Timing                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing         ; On                             ; On                             ;
; Limit to One Fitting Attempt                       ; Off                            ; Off                            ;
; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix/Stratix GX        ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
; Stop After Congestion Map Generation               ; Off                            ; Off                            ;
; Use smart compilation                              ; Off                            ; Off                            ;
+----------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/my_eda3/DDS/dds_top.pin.


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; Fitter Resource Usage Summary                                                            ;
+---------------------------------------------+--------------------------------------------+
; Resource                                    ; Usage                                      ;
+---------------------------------------------+--------------------------------------------+
; Total logic elements                        ; 124 / 10,570 ( 1 % )                       ;
;     -- Combinational with no register       ; 27                                         ;
;     -- Register only                        ; 10                                         ;
;     -- Combinational with a register        ; 87                                         ;
;                                             ;                                            ;
; Logic element usage by number of LUT inputs ;                                            ;
;     -- 4 input functions                    ; 0                                          ;
;     -- 3 input functions                    ; 36                                         ;
;     -- 2 input functions                    ; 75                                         ;
;     -- 1 input functions                    ; 13                                         ;
;     -- 0 input functions                    ; 0                                          ;
;                                             ;                                            ;
; Logic elements by mode                      ;                                            ;
;     -- normal mode                          ; 69                                         ;
;     -- arithmetic mode                      ; 55                                         ;
;     -- qfbk mode                            ; 0                                          ;
;     -- register cascade mode                ; 0                                          ;
;     -- synchronous clear/load mode          ; 10                                         ;
;     -- asynchronous clear/load mode         ; 44                                         ;
;                                             ;                                            ;
; Total registers                             ; 97 / 12,506 ( < 1 % )                      ;
; Total LABs                                  ; 55 / 1,057 ( 5 % )                         ;
; Logic elements in carry chains              ; 61                                         ;
; User inserted logic elements                ; 0                                          ;
; Virtual pins                                ; 0                                          ;
; I/O pins                                    ; 62 / 336 ( 18 % )                          ;
;     -- Clock pins                           ; 9 / 16 ( 56 % )                            ;
; Global signals                              ; 2                                          ;
; M512s                                       ; 0 / 94 ( 0 % )                             ;
; M4Ks                                        ; 3 / 60 ( 5 % )                             ;
; M-RAMs                                      ; 0 / 1 ( 0 % )                              ;
; Total memory bits                           ; 10,240 / 920,448 ( 1 % )                   ;
; Total RAM block bits                        ; 13,824 / 920,448 ( 2 % )                   ;
; DSP block 9-bit elements                    ; 2 / 48 ( 4 % )                             ;
; PLLs                                        ; 0 / 6 ( 0 % )                              ;
; Global clocks                               ; 2 / 16 ( 13 % )                            ;
; Regional clocks                             ; 0 / 16 ( 0 % )                             ;
; Fast regional clocks                        ; 0 / 8 ( 0 % )                              ;
; SERDES transmitters                         ; 0 / 44 ( 0 % )                             ;
; SERDES receivers                            ; 0 / 44 ( 0 % )                             ;
; Average interconnect usage                  ; 0%                                         ;
; Peak interconnect usage                     ; 1%                                         ;
; Maximum fan-out node                        ; clock                                      ;
; Maximum fan-out                             ; 100                                        ;
; Highest non-global fan-out signal           ; DDS:DDSi|AltiMult:Producti|dataaint[0]~121 ;
; Highest non-global fan-out                  ; 10                                         ;
; Total fan-out                               ; 517                                        ;
; Average fan-out                             ; 2.69                                       ;
+---------------------------------------------+--------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                      ;
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