adder_16_bit.v

来自「一个超前进位加法器（及其testbench) .v文件」· Verilog 代码 · 共 12 行

module adder_16_bit(a,b,s);
input [15:0] a, b;
output [16:0] s;

wire [2:0] c;

adder_4_bit a1(a[3:0], b[3:0], 0, s[3:0], c[0]);
adder_4_bit a2(a[7:4], b[7:4], c[0], s[7:4], c[1]);
adder_4_bit a3(a[11:8], b[11:8], c[1], s[11:8], c[2]);
adder_4_bit a4(a[15:12], b[15:12], c[2], s[15:12], s[16]);

endmodule