_primary.vhd

来自「使用ModelSim对Altera设计进行功能仿真 对于没有使用到Altera」· VHDL 代码 · 共 11 行

library verilog;
use verilog.vl_types.all;
entity pllx2 is
    port(
        inclk0          : in     vl_logic;
        areset          : in     vl_logic;
        c0              : out    vl_logic;
        locked          : out    vl_logic
    );
end pllx2;