fdiv1khz.v

来自「基于verilog的交通灯设计」· Verilog 代码 · 共 27 行

module fdiv1khz(clk_in,clk_out);

output clk_out;
input  clk_in;

reg clk_out;

integer cnt=0;

always @(posedge clk_in)
begin
	if(cnt<9999)  //实际系统分频值
	//if(cnt<19)    //仿真时的分频值
	  begin
		cnt = cnt + 1;
		clk_out <= 1'b0;
	  end
	else
	  begin
	    cnt = 0;
		clk_out <= 1'b1;
	  end
end
endmodule