addr.vhd

来自「chdl 64位计数器」· VHDL 代码 · 共 19 行

LIBRARY IEEE;  --正弦信号发生器源文件
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDR IS
    PORT ( CLK  : IN STD_LOGIC;                  --信号源时钟
            Q : OUT STD_LOGIC_VECTOR (5 DOWNTO 0) );--8位波形数据输出
END;
ARCHITECTURE DACC OF ADDR IS
BEGIN
	PROCESS(CLK ) --LPM_ROM地址发生器进程
		variable Q1 : STD_LOGIC_VECTOR (5 DOWNTO 0); --设定内部节点作为地址计数器
	BEGIN
		IF CLK'EVENT AND CLK = '1' THEN  
			Q1:=Q1+1; --Q1作为地址发生器计数器
		END IF;
		Q<=Q1;
	END PROCESS;
END;