📄 up3_clock.tan.rpt
字号:
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
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; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK_48MHZ ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK_48MHZ' ;
+-----------------------------------------+-----------------------------------------------------+-----------------+---------------------------+------------+-----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-----------------+---------------------------+------------+-----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 120.39 MHz ( period = 8.306 ns ) ; BCD_SECD1[0] ; DATA_BUS_VALUE[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 3.252 ns ;
; N/A ; 120.76 MHz ( period = 8.281 ns ) ; BCD_MIND1[1] ; DATA_BUS_VALUE[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 3.224 ns ;
; N/A ; 121.07 MHz ( period = 8.260 ns ) ; count1[4] ; TEMP_BCD_HRD0[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 8.032 ns ;
; N/A ; 121.07 MHz ( period = 8.260 ns ) ; count1[4] ; TEMP_BCD_HRD0[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 8.032 ns ;
; N/A ; 121.07 MHz ( period = 8.260 ns ) ; count1[4] ; TEMP_BCD_HRD0[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 8.032 ns ;
; N/A ; 121.07 MHz ( period = 8.260 ns ) ; count1[4] ; TEMP_BCD_HRD0[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 8.032 ns ;
; N/A ; 121.30 MHz ( period = 8.244 ns ) ; count2[2] ; TEMP_BCD_MIND1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.983 ns ;
; N/A ; 121.30 MHz ( period = 8.244 ns ) ; count2[2] ; TEMP_BCD_MIND1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.983 ns ;
; N/A ; 121.33 MHz ( period = 8.242 ns ) ; BCD_HRD0[1] ; DATA_BUS_VALUE[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 3.156 ns ;
; N/A ; 121.73 MHz ( period = 8.215 ns ) ; BCD_MIND0[2] ; DATA_BUS_VALUE[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 3.189 ns ;
; N/A ; 122.01 MHz ( period = 8.196 ns ) ; PBSwitch1_flop1 ; TEMP_BCD_HRD0[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.968 ns ;
; N/A ; 122.01 MHz ( period = 8.196 ns ) ; PBSwitch1_flop1 ; TEMP_BCD_HRD0[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.968 ns ;
; N/A ; 122.01 MHz ( period = 8.196 ns ) ; PBSwitch1_flop1 ; TEMP_BCD_HRD0[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.968 ns ;
; N/A ; 122.01 MHz ( period = 8.196 ns ) ; PBSwitch1_flop1 ; TEMP_BCD_HRD0[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.968 ns ;
; N/A ; 122.62 MHz ( period = 8.155 ns ) ; BCD_HRD1[0] ; DATA_BUS_VALUE[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 3.069 ns ;
; N/A ; 123.38 MHz ( period = 8.105 ns ) ; count2[14] ; TEMP_BCD_MIND1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.844 ns ;
; N/A ; 123.38 MHz ( period = 8.105 ns ) ; count2[14] ; TEMP_BCD_MIND1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.844 ns ;
; N/A ; 123.64 MHz ( period = 8.088 ns ) ; count2[6] ; TEMP_BCD_MIND1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.827 ns ;
; N/A ; 123.64 MHz ( period = 8.088 ns ) ; count2[6] ; TEMP_BCD_MIND1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.827 ns ;
; N/A ; 124.78 MHz ( period = 8.014 ns ) ; BCD_TSEC[3] ; DATA_BUS_VALUE[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.958 ns ;
; N/A ; 124.80 MHz ( period = 8.013 ns ) ; count1[1] ; TEMP_BCD_HRD0[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.785 ns ;
; N/A ; 124.80 MHz ( period = 8.013 ns ) ; count1[1] ; TEMP_BCD_HRD0[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.785 ns ;
; N/A ; 124.80 MHz ( period = 8.013 ns ) ; count1[1] ; TEMP_BCD_HRD0[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.785 ns ;
; N/A ; 124.80 MHz ( period = 8.013 ns ) ; count1[1] ; TEMP_BCD_HRD0[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.785 ns ;
; N/A ; 124.88 MHz ( period = 8.008 ns ) ; BCD_MIND0[1] ; DATA_BUS_VALUE[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.952 ns ;
; N/A ; 125.20 MHz ( period = 7.987 ns ) ; BCD_SECD0[3] ; DATA_BUS_VALUE[3] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.933 ns ;
; N/A ; 125.22 MHz ( period = 7.986 ns ) ; count2[15] ; TEMP_BCD_MIND1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.725 ns ;
; N/A ; 125.22 MHz ( period = 7.986 ns ) ; count2[15] ; TEMP_BCD_MIND1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.725 ns ;
; N/A ; 125.71 MHz ( period = 7.955 ns ) ; BCD_HRD1[2] ; DATA_BUS_VALUE[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.928 ns ;
; N/A ; 125.72 MHz ( period = 7.954 ns ) ; BCD_SECD1[1] ; DATA_BUS_VALUE[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.900 ns ;
; N/A ; 126.01 MHz ( period = 7.936 ns ) ; BCD_MIND1[2] ; DATA_BUS_VALUE[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.909 ns ;
; N/A ; 126.37 MHz ( period = 7.913 ns ) ; BCD_HRD1[1] ; DATA_BUS_VALUE[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.827 ns ;
; N/A ; 126.81 MHz ( period = 7.886 ns ) ; count2[8] ; TEMP_BCD_MIND1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.625 ns ;
; N/A ; 126.81 MHz ( period = 7.886 ns ) ; count2[8] ; TEMP_BCD_MIND1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.625 ns ;
; N/A ; 127.19 MHz ( period = 7.862 ns ) ; BCD_TSEC[0] ; BCD_HRD1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.631 ns ;
; N/A ; 128.07 MHz ( period = 7.808 ns ) ; count2[7] ; TEMP_BCD_MIND1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.547 ns ;
; N/A ; 128.07 MHz ( period = 7.808 ns ) ; count2[7] ; TEMP_BCD_MIND1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.547 ns ;
; N/A ; 128.25 MHz ( period = 7.797 ns ) ; BCD_SECD0[0] ; DATA_BUS_VALUE[0] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 2.741 ns ;
; N/A ; 128.27 MHz ( period = 7.796 ns ) ; count2[13] ; TEMP_BCD_MIND1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.535 ns ;
; N/A ; 128.27 MHz ( period = 7.796 ns ) ; count2[13] ; TEMP_BCD_MIND1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.535 ns ;
; N/A ; 128.57 MHz ( period = 7.778 ns ) ; count2[4] ; TEMP_BCD_MIND1[2] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.517 ns ;
; N/A ; 128.57 MHz ( period = 7.778 ns ) ; count2[4] ; TEMP_BCD_MIND1[1] ; CLK_48MHZ ; CLK_48MHZ ; None ; None ; 7.517 ns ;
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