ledwater.v

流水灯 Verylog编写的 Quartus II平台的简单设计实例 附仿真波形

//流水灯控制
module LEDWATER(L,CLK);
output [12:1] L;
input CLK;
reg [13:1] LREG;
reg [13:1] LREGN;
always @ (posedge CLK)
begin
   LREG=LREG<<1;
   if (LREG==13'h0000) LREG=13'h1FFF;
   LREGN=~LREG;
end
assign L=LREGN[12:1];
endmodule