📄 ledwater.tan.rpt
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; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[7] ; LREGN[10] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[8] ; LREGN[10] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[9] ; LREGN[10] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[10] ; LREGN[10] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[11] ; LREGN[10] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[12] ; LREGN[10] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[3] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[1] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[2] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[4] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[5] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[6] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[7] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[8] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[9] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[10] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[11] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[12] ; LREGN[11] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[3] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[1] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[2] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[4] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[5] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[6] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[7] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[8] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[9] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[10] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[11] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; LREGN[12] ; LREGN[12] ; CLK ; CLK ; None ; None ; 8.000 ns ;
+-------+----------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
+--------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+-----------+-------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+-----------+-------+------------+
; N/A ; None ; 8.000 ns ; LREGN[1] ; L[1] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[2] ; L[2] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[12] ; L[12] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[11] ; L[11] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[10] ; L[10] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[9] ; L[9] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[8] ; L[8] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[7] ; L[7] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[6] ; L[6] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[5] ; L[5] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[4] ; L[4] ; CLK ;
; N/A ; None ; 8.000 ns ; LREGN[3] ; L[3] ; CLK ;
+-------+--------------+------------+-----------+-------+------------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Tue May 20 19:50:32 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off LEDWATER -c LEDWATER
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "CLK" is an undefined clock
Info: Clock "CLK" has Internal fmax of 76.92 MHz between source register "LREGN[3]" and destination register "LREGN[3]" (period= 13.0 ns)
Info: + Longest register to register delay is 8.000 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC49; Fanout = 13; REG Node = 'LREGN[3]'
Info: 2: + IC(2.000 ns) + CELL(6.000 ns) = 8.000 ns; Loc. = LC49; Fanout = 13; REG Node = 'LREGN[3]'
Info: Total cell delay = 6.000 ns ( 75.00 % )
Info: Total interconnect delay = 2.000 ns ( 25.00 % )
Info: - Smallest clock skew is 0.000 ns
Info: + Shortest clock path from clock "CLK" to destination register is 3.000 ns
Info: 1: + IC(0.000 ns) + CELL(3.000 ns) = 3.000 ns; Loc. = PIN_83; Fanout = 12; CLK Node = 'CLK'
Info: 2: + IC(0.000 ns) + CELL(0.000 ns) = 3.000 ns; Loc. = LC49; Fanout = 13; REG Node = 'LREGN[3]'
Info: Total cell delay = 3.000 ns ( 100.00 % )
Info: - Longest clock path from clock "CLK" to source register is 3.000 ns
Info: 1: + IC(0.000 ns) + CELL(3.000 ns) = 3.000 ns; Loc. = PIN_83; Fanout = 12; CLK Node = 'CLK'
Info: 2: + IC(0.000 ns) + CELL(0.000 ns) = 3.000 ns; Loc. = LC49; Fanout = 13; REG Node = 'LREGN[3]'
Info: Total cell delay = 3.000 ns ( 100.00 % )
Info: + Micro clock to output delay of source is 1.000 ns
Info: + Micro setup delay of destination is 4.000 ns
Info: tco from clock "CLK" to destination pin "L[1]" through register "LREGN[1]" is 8.000 ns
Info: + Longest clock path from clock "CLK" to source register is 3.000 ns
Info: 1: + IC(0.000 ns) + CELL(3.000 ns) = 3.000 ns; Loc. = PIN_83; Fanout = 12; CLK Node = 'CLK'
Info: 2: + IC(0.000 ns) + CELL(0.000 ns) = 3.000 ns; Loc. = LC67; Fanout = 13; REG Node = 'LREGN[1]'
Info: Total cell delay = 3.000 ns ( 100.00 % )
Info: + Micro clock to output delay of source is 1.000 ns
Info: + Longest register to pin delay is 4.000 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC67; Fanout = 13; REG Node = 'LREGN[1]'
Info: 2: + IC(0.000 ns) + CELL(4.000 ns) = 4.000 ns; Loc. = PIN_45; Fanout = 0; PIN Node = 'L[1]'
Info: Total cell delay = 4.000 ns ( 100.00 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 2 warnings
Info: Processing ended: Tue May 20 19:50:32 2008
Info: Elapsed time: 00:00:03
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