mp8086.fit.rpt

X8086的VHDL源码

+------------------------------------------------------------------------------------------------+
; Fitter Settings                                                                                ;
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; Option                                               ; Setting            ; Default Value      ;
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; Device                                               ; EP20K400EBC652-3   ;                    ;
; SignalProbe signals routed during normal compilation ; Off                ; Off                ;
; Use smart compilation                                ; Off                ; Off                ;
; Router Timing Optimization Level                     ; Normal             ; Normal             ;
; Placement Effort Multiplier                          ; 1.0                ; 1.0                ;
; Router Effort Multiplier                             ; 1.0                ; 1.0                ;
; Optimize Timing                                      ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing           ; On                 ; On                 ;
; Limit to One Fitting Attempt                         ; Off                ; Off                ;
; Final Placement Optimizations                        ; Automatically      ; Automatically      ;
; Fitter Aggressive Routability Optimizations          ; Automatically      ; Automatically      ;
; Fitter Initial Placement Seed                        ; 1                  ; 1                  ;
; Slow Slew Rate                                       ; Off                ; Off                ;
; PCI I/O                                              ; Off                ; Off                ;
; Turbo Bit                                            ; On                 ; On                 ;
; Auto Global Memory Control Signals                   ; Off                ; Off                ;
; Fitter Effort                                        ; Auto Fit           ; Auto Fit           ;
; Auto Global Clock                                    ; On                 ; On                 ;
; Auto Global Output Enable                            ; On                 ; On                 ;
; Auto Global Register Control Signals                 ; On                 ; On                 ;
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+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Passive Serial           ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                            ;
+-------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+
; Name  ; Pin # ; MegaLAB Row ; MegaLAB Col. ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; FastRow Interconnect ; I/O Standard ;
+-------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+
; I_CLK ; T2    ; --          ; --           ; --   ; 1056    ; yes    ; no           ; no                      ; no            ; no              ; no            ; no                   ; LVTTL        ;
; I_RST ; B19   ; --          ; --           ; --   ; 921     ; yes    ; no           ; no                      ; no            ; no              ; no            ; no                   ; LVTTL        ;
; I_RDY ; J31   ;  D          ; --           ; --   ; 4       ; no     ; no           ; no                      ; no            ; no              ; no            ; no                   ; LVTTL        ;
; I_S77 ; L1    ;  H          ; --           ; --   ; 4       ; no     ; no           ; no                      ; no            ; no              ; no            ; no                   ; LVTTL        ;
+-------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                            ;
+-------------------+-------+-------------+--------------+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
; Name              ; Pin # ; MegaLAB Row ; MegaLAB Col. ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+-------------------+-------+-------------+--------------+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
; O_ALUDATA_V[0]    ; J5    ;  E          ; --           ; --   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[1]    ; J3    ;  E          ; --           ; --   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[2]    ; L4    ;  G          ; --           ; --   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[3]    ; M1    ;  I          ; --           ; --   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[4]    ; A16   ; --          ; 2            ; 1    ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[5]    ; AB6   ;  O          ; --           ; --   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[6]    ; G5    ;  B          ; --           ; --   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[7]    ; B14   ; --          ; 2            ; 5    ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[8]    ; J6    ;  E          ; --           ; --   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[9]    ; A11   ; --          ; 2            ; 9    ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[10]   ; AL13  ; --          ; 2            ; 14   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[11]   ; D15   ; --          ; 2            ; 6    ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[12]   ; J4    ;  E          ; --           ; --   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[13]   ; B12   ; --          ; 2            ; 10   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;
; O_ALUDATA_V[14]   ; AD1   ;  R          ; --           ; --   ; no           ; no                       ; no            ; no             ; no              ; no            ; no            ; no         ; no            ; LVTTL        ;