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Fitter report for pcpu
Tue Jan 15 16:07:55 2008
Quartus II Version 7.2 Build 175 11/20/2007 Service Pack 1 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Input Pins
6. Output Pins
7. All Package Pins
8. Control Signals
9. Global & Other Fast Signals
10. Carry Chains
11. Cascade Chains
12. Non-Global High Fan-Out Signals
13. Local Routing Interconnect
14. MegaLAB Interconnect
15. LAB External Interconnect
16. MegaLAB Usage Summary
17. Row Interconnect
18. LAB Column Interconnect
19. ESB Column Interconnect
20. Fitter Resource Usage Summary
21. Fitter Resource Utilization by Entity
22. Delay Chain Summary
23. I/O Bank Usage
24. Pin-Out File
25. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2007 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
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applicable agreement for further details.
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; Fitter Summary ;
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; Fitter Status ; Successful - Tue Jan 15 16:07:55 2008 ;
; Quartus II Version ; 7.2 Build 175 11/20/2007 SP 1 SJ Full Version ;
; Revision Name ; pcpu ;
; Top-level Entity Name ; pcpu ;
; Family ; APEX20KE ;
; Device ; EP20K30ETC144-1 ;
; Timing Models ; Final ;
; Total logic elements ; 706 / 1,200 ( 59 % ) ;
; Total pins ; 89 / 92 ( 97 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total PLLs ; 0 ;
+-----------------------+-----------------------------------------------+
+------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+------------------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+------------------------------------------------------+--------------------+--------------------+
; Device ; AUTO ; ;
; Fitter Effort ; Standard Fit ; Auto Fit ;
; Use smart compilation ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Equivalent RAM and MLAB Paused Read Capabilities ; Care ; Care ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Turbo Bit ; On ; On ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; SignalProbe signals routed during normal compilation ; Off ; Off ;
+------------------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; nWS, nRS, nCS, CS ; Unreserved ;
; RDYnBUSY ; Unreserved ;
; Data[7..1] ; Unreserved ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+
; Name ; Pin # ; MegaLAB Row ; MegaLAB Col. ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; FastRow Interconnect ; I/O Standard ;
+--------------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+
; select_y[0] ; 92 ; -- ; -- ; -- ; 73 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; select_y[2] ; 20 ; -- ; -- ; -- ; 63 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; select_y[3] ; 23 ; -- ; -- ; -- ; 42 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; select_y[1] ; 2 ; A ; -- ; -- ; 46 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; clock ; 95 ; -- ; -- ; -- ; 260 ; yes ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; reset ; 127 ; -- ; -- ; -- ; 260 ; yes ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; d_datain[0] ; 80 ; E ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; i_datain[0] ; 33 ; F ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; d_datain[1] ; 103 ; A ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; i_datain[1] ; 27 ; E ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; d_datain[2] ; 104 ; A ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; i_datain[2] ; 130 ; -- ; 2 ; 10 ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; d_datain[3] ; 122 ; -- ; 1 ; 10 ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; i_datain[3] ; 11 ; C ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; d_datain[4] ; 7 ; A ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; i_datain[4] ; 132 ; -- ; 2 ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; d_datain[5] ; 66 ; -- ; 1 ; 5 ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; i_datain[5] ; 133 ; -- ; 2 ; 7 ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; d_datain[6] ; 41 ; -- ; 2 ; 4 ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; i_datain[6] ; 3 ; A ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; d_datain[7] ; 114 ; -- ; 1 ; 5 ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; i_datain[7] ; 105 ; A ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; d_datain[8] ; 121 ; -- ; 1 ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
; i_datain[8] ; 9 ; B ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; 3.3-V LVTTL ;
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