📄 jishu2.vhd
字号:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jishu2 is
port(clk,clr:in std_logic;
q:out std_logic);
end jishu2;
architecture rtl of jishu2 is
signal count:std_logic;
begin
q<=count;
process(clk,clr)
begin
if(clr='1')then
count<='0';
elsif(clk'event and clk='1')then
if(count='1')then
count<='0';
else count<='1';
end if;
end if;
end process;
end rtl;
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