📄 part7.tan.rpt
字号:
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; N/A ; None ; 5.385 ns ; SW[11] ; HEX6[2] ;
; N/A ; None ; 5.375 ns ; SW[11] ; HEX6[1] ;
+-------+-------------------+-----------------+------------+---------+
+-----------------------------------------------------------------------+
; th ;
+---------------+-------------+-----------+--------+---------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+---------------+-------------+-----------+--------+---------+----------+
; N/A ; None ; 2.557 ns ; SW[11] ; ADDR[0] ; KEY[0] ;
; N/A ; None ; 2.469 ns ; SW[12] ; ADDR[1] ; KEY[0] ;
; N/A ; None ; 1.455 ns ; SW[5] ; DATA[5] ; KEY[0] ;
; N/A ; None ; 1.393 ns ; SW[4] ; DATA[4] ; KEY[0] ;
; N/A ; None ; 1.081 ns ; SW[6] ; DATA[6] ; KEY[0] ;
; N/A ; None ; 0.982 ns ; SW[3] ; DATA[3] ; KEY[0] ;
; N/A ; None ; 0.664 ns ; SW[7] ; DATA[7] ; KEY[0] ;
; N/A ; None ; 0.390 ns ; SW[0] ; DATA[0] ; KEY[0] ;
; N/A ; None ; 0.257 ns ; SW[2] ; DATA[2] ; KEY[0] ;
; N/A ; None ; 0.117 ns ; SW[1] ; DATA[1] ; KEY[0] ;
; N/A ; None ; -1.508 ns ; SW[17] ; OE_N ; KEY[0] ;
; N/A ; None ; -1.522 ns ; SW[14] ; ADDR[3] ; KEY[0] ;
; N/A ; None ; -1.527 ns ; SW[13] ; ADDR[2] ; KEY[0] ;
; N/A ; None ; -1.544 ns ; SW[15] ; ADDR[4] ; KEY[0] ;
+---------------+-------------+-----------+--------+---------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 5.1 Build 176 10/26/2005 SJ Full Version
Info: Processing started: Thu Apr 19 16:16:31 2007
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off part7 -c part7 --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "KEY[0]" is an undefined clock
Info: No valid register-to-register data paths exist for clock "KEY[0]"
Info: tsu for register "ADDR[4]" (data pin = "SW[15]", clock pin = "KEY[0]") is 1.774 ns
Info: + Longest pin to register delay is 5.975 ns
Info: 1: + IC(0.000 ns) + CELL(0.832 ns) = 0.832 ns; Loc. = PIN_U4; Fanout = 5; PIN Node = 'SW[15]'
Info: 2: + IC(4.777 ns) + CELL(0.366 ns) = 5.975 ns; Loc. = LCFF_X1_Y14_N5; Fanout = 1; REG Node = 'ADDR[4]'
Info: Total cell delay = 1.198 ns ( 20.05 % )
Info: Total interconnect delay = 4.777 ns ( 79.95 % )
Info: + Micro setup delay of destination is -0.036 ns
Info: - Shortest clock path from clock "KEY[0]" to destination register is 4.165 ns
Info: 1: + IC(0.000 ns) + CELL(0.852 ns) = 0.852 ns; Loc. = PIN_G26; Fanout = 14; CLK Node = 'KEY[0]'
Info: 2: + IC(2.776 ns) + CELL(0.537 ns) = 4.165 ns; Loc. = LCFF_X1_Y14_N5; Fanout = 1; REG Node = 'ADDR[4]'
Info: Total cell delay = 1.389 ns ( 33.35 % )
Info: Total interconnect delay = 2.776 ns ( 66.65 % )
Info: tco from clock "KEY[0]" to destination pin "SRAM_DQ[11]" through register "OE_N" is 9.845 ns
Info: + Longest clock path from clock "KEY[0]" to source register is 4.165 ns
Info: 1: + IC(0.000 ns) + CELL(0.852 ns) = 0.852 ns; Loc. = PIN_G26; Fanout = 14; CLK Node = 'KEY[0]'
Info: 2: + IC(2.776 ns) + CELL(0.537 ns) = 4.165 ns; Loc. = LCFF_X1_Y14_N1; Fanout = 18; REG Node = 'OE_N'
Info: Total cell delay = 1.389 ns ( 33.35 % )
Info: Total interconnect delay = 2.776 ns ( 66.65 % )
Info: + Micro clock to output delay of source is 0.250 ns
Info: + Longest register to pin delay is 5.430 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X1_Y14_N1; Fanout = 18; REG Node = 'OE_N'
Info: 2: + IC(2.632 ns) + CELL(2.798 ns) = 5.430 ns; Loc. = PIN_AF8; Fanout = 0; PIN Node = 'SRAM_DQ[11]'
Info: Total cell delay = 2.798 ns ( 51.53 % )
Info: Total interconnect delay = 2.632 ns ( 48.47 % )
Info: Longest tpd from source pin "SRAM_DQ[5]" to destination pin "HEX1[2]" is 11.042 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PIN_AB10; Fanout = 1; PIN Node = 'SRAM_DQ[5]'
Info: 2: + IC(0.000 ns) + CELL(0.820 ns) = 0.820 ns; Loc. = IOC_X14_Y0_N1; Fanout = 7; COMB Node = 'oDATA[5]'
Info: 3: + IC(6.434 ns) + CELL(0.438 ns) = 7.692 ns; Loc. = LCCOMB_X64_Y3_N20; Fanout = 1; COMB Node = 'SEG7_LUT:u5|oSEG[2]~72'
Info: 4: + IC(0.738 ns) + CELL(2.612 ns) = 11.042 ns; Loc. = PIN_W21; Fanout = 0; PIN Node = 'HEX1[2]'
Info: Total cell delay = 3.870 ns ( 35.05 % )
Info: Total interconnect delay = 7.172 ns ( 64.95 % )
Info: th for register "ADDR[0]" (data pin = "SW[11]", clock pin = "KEY[0]") is 2.557 ns
Info: + Longest clock path from clock "KEY[0]" to destination register is 4.165 ns
Info: 1: + IC(0.000 ns) + CELL(0.852 ns) = 0.852 ns; Loc. = PIN_G26; Fanout = 14; CLK Node = 'KEY[0]'
Info: 2: + IC(2.776 ns) + CELL(0.537 ns) = 4.165 ns; Loc. = LCFF_X1_Y14_N21; Fanout = 1; REG Node = 'ADDR[0]'
Info: Total cell delay = 1.389 ns ( 33.35 % )
Info: Total interconnect delay = 2.776 ns ( 66.65 % )
Info: + Micro hold delay of destination is 0.266 ns
Info: - Shortest pin to register delay is 1.874 ns
Info: 1: + IC(0.000 ns) + CELL(0.989 ns) = 0.989 ns; Loc. = PIN_P1; Fanout = 8; PIN Node = 'SW[11]'
Info: 2: + IC(0.652 ns) + CELL(0.149 ns) = 1.790 ns; Loc. = LCCOMB_X1_Y14_N20; Fanout = 1; COMB Node = 'ADDR[0]~feeder'
Info: 3: + IC(0.000 ns) + CELL(0.084 ns) = 1.874 ns; Loc. = LCFF_X1_Y14_N21; Fanout = 1; REG Node = 'ADDR[0]'
Info: Total cell delay = 1.222 ns ( 65.21 % )
Info: Total interconnect delay = 0.652 ns ( 34.79 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
Info: Processing ended: Thu Apr 19 16:16:32 2007
Info: Elapsed time: 00:00:02
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