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Timing Analyzer report for part7
Thu Apr 19 16:16:32 2007
Version 5.1 Build 176 10/26/2005 SJ Full Version
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; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. tsu
6. tco
7. tpd
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
----------------
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Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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programming logic devices manufactured by Altera and sold by
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+--------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+------------+-------------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+------------+-------------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 1.774 ns ; SW[15] ; ADDR[4] ; -- ; KEY[0] ; 0 ;
; Worst-case tco ; N/A ; None ; 9.845 ns ; OE_N ; SRAM_DQ[10] ; KEY[0] ; -- ; 0 ;
; Worst-case tpd ; N/A ; None ; 11.042 ns ; SRAM_DQ[5] ; HEX1[2] ; -- ; -- ; 0 ;
; Worst-case th ; N/A ; None ; 2.557 ns ; SW[11] ; ADDR[0] ; -- ; KEY[0] ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+------------+-------------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP2C35F672C6 ; ; ; ;
; Timing Models ; Preliminary ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; KEY[0] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-----------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+--------+---------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+--------+---------+----------+
; N/A ; None ; 1.774 ns ; SW[15] ; ADDR[4] ; KEY[0] ;
; N/A ; None ; 1.757 ns ; SW[13] ; ADDR[2] ; KEY[0] ;
; N/A ; None ; 1.752 ns ; SW[14] ; ADDR[3] ; KEY[0] ;
; N/A ; None ; 1.738 ns ; SW[17] ; OE_N ; KEY[0] ;
; N/A ; None ; 0.113 ns ; SW[1] ; DATA[1] ; KEY[0] ;
; N/A ; None ; -0.027 ns ; SW[2] ; DATA[2] ; KEY[0] ;
; N/A ; None ; -0.160 ns ; SW[0] ; DATA[0] ; KEY[0] ;
; N/A ; None ; -0.434 ns ; SW[7] ; DATA[7] ; KEY[0] ;
; N/A ; None ; -0.752 ns ; SW[3] ; DATA[3] ; KEY[0] ;
; N/A ; None ; -0.851 ns ; SW[6] ; DATA[6] ; KEY[0] ;
; N/A ; None ; -1.163 ns ; SW[4] ; DATA[4] ; KEY[0] ;
; N/A ; None ; -1.225 ns ; SW[5] ; DATA[5] ; KEY[0] ;
; N/A ; None ; -2.239 ns ; SW[12] ; ADDR[1] ; KEY[0] ;
; N/A ; None ; -2.327 ns ; SW[11] ; ADDR[0] ; KEY[0] ;
+-------+--------------+------------+--------+---------+----------+
+-------------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+---------+--------------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+---------+--------------+------------+
; N/A ; None ; 9.845 ns ; OE_N ; SRAM_DQ[11] ; KEY[0] ;
; N/A ; None ; 9.845 ns ; OE_N ; SRAM_DQ[10] ; KEY[0] ;
; N/A ; None ; 9.612 ns ; OE_N ; SRAM_DQ[2] ; KEY[0] ;
; N/A ; None ; 9.592 ns ; OE_N ; SRAM_DQ[3] ; KEY[0] ;
; N/A ; None ; 9.463 ns ; DATA[5] ; SRAM_DQ[5] ; KEY[0] ;
; N/A ; None ; 9.463 ns ; DATA[2] ; SRAM_DQ[2] ; KEY[0] ;
; N/A ; None ; 9.450 ns ; DATA[1] ; SRAM_DQ[1] ; KEY[0] ;
; N/A ; None ; 9.401 ns ; OE_N ; SRAM_OE_N ; KEY[0] ;
; N/A ; None ; 9.401 ns ; OE_N ; SRAM_WE_N ; KEY[0] ;
; N/A ; None ; 9.386 ns ; OE_N ; SRAM_DQ[15] ; KEY[0] ;
; N/A ; None ; 9.386 ns ; OE_N ; SRAM_DQ[14] ; KEY[0] ;
; N/A ; None ; 9.386 ns ; OE_N ; SRAM_DQ[13] ; KEY[0] ;
; N/A ; None ; 9.386 ns ; OE_N ; SRAM_DQ[12] ; KEY[0] ;
; N/A ; None ; 9.338 ns ; OE_N ; SRAM_DQ[5] ; KEY[0] ;
; N/A ; None ; 9.331 ns ; OE_N ; SRAM_DQ[1] ; KEY[0] ;
; N/A ; None ; 9.328 ns ; OE_N ; SRAM_DQ[6] ; KEY[0] ;
; N/A ; None ; 9.328 ns ; OE_N ; SRAM_DQ[4] ; KEY[0] ;
; N/A ; None ; 9.321 ns ; OE_N ; SRAM_DQ[0] ; KEY[0] ;
; N/A ; None ; 9.216 ns ; DATA[6] ; SRAM_DQ[6] ; KEY[0] ;
; N/A ; None ; 9.171 ns ; OE_N ; SRAM_DQ[9] ; KEY[0] ;
; N/A ; None ; 9.171 ns ; OE_N ; SRAM_DQ[8] ; KEY[0] ;
; N/A ; None ; 9.105 ns ; DATA[4] ; SRAM_DQ[4] ; KEY[0] ;
; N/A ; None ; 9.099 ns ; OE_N ; SRAM_DQ[7] ; KEY[0] ;
; N/A ; None ; 9.075 ns ; DATA[3] ; SRAM_DQ[3] ; KEY[0] ;
; N/A ; None ; 9.054 ns ; DATA[7] ; SRAM_DQ[7] ; KEY[0] ;
; N/A ; None ; 9.039 ns ; DATA[0] ; SRAM_DQ[0] ; KEY[0] ;
; N/A ; None ; 9.002 ns ; ADDR[4] ; SRAM_ADDR[4] ; KEY[0] ;
; N/A ; None ; 8.860 ns ; ADDR[3] ; SRAM_ADDR[3] ; KEY[0] ;
; N/A ; None ; 8.852 ns ; ADDR[2] ; SRAM_ADDR[2] ; KEY[0] ;
; N/A ; None ; 8.830 ns ; ADDR[0] ; SRAM_ADDR[0] ; KEY[0] ;
; N/A ; None ; 8.818 ns ; ADDR[1] ; SRAM_ADDR[1] ; KEY[0] ;
+-------+--------------+------------+---------+--------------+------------+
+--------------------------------------------------------------------+
; tpd ;
+-------+-------------------+-----------------+------------+---------+
; Slack ; Required P2P Time ; Actual P2P Time ; From ; To ;
+-------+-------------------+-----------------+------------+---------+
; N/A ; None ; 11.042 ns ; SRAM_DQ[5] ; HEX1[2] ;
; N/A ; None ; 11.039 ns ; SRAM_DQ[5] ; HEX1[5] ;
; N/A ; None ; 11.028 ns ; SRAM_DQ[5] ; HEX1[6] ;
; N/A ; None ; 11.007 ns ; SRAM_DQ[5] ; HEX1[4] ;
; N/A ; None ; 10.999 ns ; SRAM_DQ[5] ; HEX1[3] ;
; N/A ; None ; 10.920 ns ; SRAM_DQ[5] ; HEX1[1] ;
; N/A ; None ; 10.877 ns ; SRAM_DQ[4] ; HEX1[5] ;
; N/A ; None ; 10.875 ns ; SRAM_DQ[5] ; HEX1[0] ;
; N/A ; None ; 10.862 ns ; SRAM_DQ[4] ; HEX1[6] ;
; N/A ; None ; 10.852 ns ; SRAM_DQ[4] ; HEX1[2] ;
; N/A ; None ; 10.846 ns ; SRAM_DQ[4] ; HEX1[4] ;
; N/A ; None ; 10.835 ns ; SRAM_DQ[4] ; HEX1[3] ;
; N/A ; None ; 10.759 ns ; SRAM_DQ[4] ; HEX1[1] ;
; N/A ; None ; 10.713 ns ; SRAM_DQ[4] ; HEX1[0] ;
; N/A ; None ; 10.564 ns ; SRAM_DQ[2] ; HEX0[5] ;
; N/A ; None ; 10.562 ns ; SRAM_DQ[2] ; HEX0[4] ;
; N/A ; None ; 10.561 ns ; SRAM_DQ[2] ; HEX0[3] ;
; N/A ; None ; 10.556 ns ; SRAM_DQ[2] ; HEX0[6] ;
; N/A ; None ; 10.548 ns ; SRAM_DQ[7] ; HEX1[2] ;
; N/A ; None ; 10.545 ns ; SRAM_DQ[7] ; HEX1[5] ;
; N/A ; None ; 10.532 ns ; SRAM_DQ[7] ; HEX1[6] ;
; N/A ; None ; 10.515 ns ; SRAM_DQ[7] ; HEX1[4] ;
; N/A ; None ; 10.508 ns ; SRAM_DQ[7] ; HEX1[3] ;
; N/A ; None ; 10.502 ns ; SRAM_DQ[0] ; HEX0[5] ;
; N/A ; None ; 10.498 ns ; SRAM_DQ[0] ; HEX0[4] ;
; N/A ; None ; 10.495 ns ; SRAM_DQ[0] ; HEX0[3] ;
; N/A ; None ; 10.490 ns ; SRAM_DQ[0] ; HEX0[6] ;
; N/A ; None ; 10.474 ns ; SRAM_DQ[6] ; HEX1[2] ;
; N/A ; None ; 10.471 ns ; SRAM_DQ[6] ; HEX1[5] ;
; N/A ; None ; 10.454 ns ; SRAM_DQ[6] ; HEX1[6] ;
; N/A ; None ; 10.437 ns ; SRAM_DQ[6] ; HEX1[4] ;
; N/A ; None ; 10.431 ns ; SRAM_DQ[6] ; HEX1[3] ;
; N/A ; None ; 10.428 ns ; SRAM_DQ[7] ; HEX1[1] ;
; N/A ; None ; 10.417 ns ; SRAM_DQ[1] ; HEX0[5] ;
; N/A ; None ; 10.417 ns ; SRAM_DQ[1] ; HEX0[3] ;
; N/A ; None ; 10.415 ns ; SRAM_DQ[1] ; HEX0[4] ;
; N/A ; None ; 10.405 ns ; SRAM_DQ[1] ; HEX0[6] ;
; N/A ; None ; 10.383 ns ; SRAM_DQ[7] ; HEX1[0] ;
; N/A ; None ; 10.352 ns ; SRAM_DQ[6] ; HEX1[1] ;
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