part1.v

来自「基于FPGA的CPU设计 VHDL 编写」· Verilog 代码 · 共 16 行

module part1(ADDR,DATAIN,WR,CLOCK,DATAOUT);

input	[4:0]	ADDR;
input	[7:0]	DATAIN;
input			WR,CLOCK;
output	[7:0]	DATAOUT;

ramlpm u0(
			.address(ADDR),
			.clock(CLOCK),
			.data(DATAIN),
			.wren(WR),
			.q(DATAOUT)
			);

endmodule