part6.fit.rpt

基于FPGA的CPU设计 VHDL 编写

; PowerPlay Power Optimization                         ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                      ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing           ; On                             ; On                             ;
; Limit to One Fitting Attempt                         ; Off                            ; Off                            ;
; Final Placement Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations          ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                        ; 1                              ; 1                              ;
; PCI I/O                                              ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                            ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                   ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/Cyclone II       ; Auto                           ; Auto                           ;
; Auto Delay Chains                                    ; On                             ; On                             ;
; Auto Merge PLLs                                      ; On                             ; On                             ;
; Fitter Effort                                        ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                      ; Normal                         ; Normal                         ;
; Auto Global Clock                                    ; On                             ; On                             ;
; Auto Global Register Control Signals                 ; On                             ; On                             ;
+------------------------------------------------------+--------------------------------+--------------------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Active Serial            ;
; Error detection CRC                          ; Off                      ;
; Reserve nCEO pin after configuration         ; As output driving ground ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in C:/altera/quartus51/exercise/lab8/part6/part6.fit.eqn.


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/altera/quartus51/exercise/lab8/part6/part6.pin.


+-----------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                     ;
+---------------------------------------------+-------------------------------------+
; Resource                                    ; Usage                               ;
+---------------------------------------------+-------------------------------------+
; Total logic elements                        ; 248 / 33,216 ( < 1 % )              ;
;     -- Combinational with no register       ; 115                                 ;
;     -- Register only                        ; 17                                  ;
;     -- Combinational with a register        ; 116                                 ;
;                                             ;                                     ;
; Logic element usage by number of LUT inputs ;                                     ;
;     -- 4 input functions                    ; 112                                 ;
;     -- 3 input functions                    ; 42                                  ;
;     -- <=2 input functions                  ; 77                                  ;
;     -- Register only                        ; 17                                  ;
;         -- Combinational cells for routing  ; 12                                  ;
;                                             ;                                     ;
; Logic elements by mode                      ;                                     ;
;     -- normal mode                          ; 187                                 ;
;     -- arithmetic mode                      ; 44                                  ;
;                                             ;                                     ;
; Total registers                             ; 133 / 33,216 ( < 1 % )              ;
; Total LABs                                  ; 28 / 2,076 ( 1 % )                  ;
; User inserted logic elements                ; 0                                   ;
; Virtual pins                                ; 0                                   ;
; I/O pins                                    ; 87 / 475 ( 18 % )                   ;
;     -- Clock pins                           ; 8 / 8 ( 100 % )                     ;
; Global signals                              ; 7                                   ;
; M4Ks                                        ; 1 / 105 ( < 1 % )                   ;
; Total memory bits                           ; 512 / 483,840 ( < 1 % )             ;
; Total RAM block bits                        ; 4,608 / 483,840 ( < 1 % )           ;
; Embedded Multiplier 9-bit elements          ; 0 / 70 ( 0 % )                      ;
; PLLs                                        ; 0 / 4 ( 0 % )                       ;
; Global clocks                               ; 7 / 16 ( 44 % )                     ;
; Maximum fan-out node                        ; altera_internal_jtag~TCKUTAPclkctrl ;
; Maximum fan-out                             ; 103                                 ;
; Highest non-global fan-out signal           ; LessThan~404                        ;
; Highest non-global fan-out                  ; 31                                  ;
; Total fan-out                               ; 1259                                ;