part3.fit.rpt

基于FPGA的CPU设计 VHDL 编写

; Router Timing Optimization Level               ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                    ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                       ; 1.0                            ; 1.0                            ;
; Optimize Hold Timing                           ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                    ; Off                            ; Off                            ;
; PowerPlay Power Optimization                   ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing     ; On                             ; On                             ;
; Limit to One Fitting Attempt                   ; Off                            ; Off                            ;
; Final Placement Optimizations                  ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations    ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                  ; 1                              ; 1                              ;
; PCI I/O                                        ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                          ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                      ; Off                            ; Off                            ;
; Auto Global Memory Control Signals             ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/Cyclone II ; Auto                           ; Auto                           ;
; Auto Delay Chains                              ; On                             ; On                             ;
; Auto Merge PLLs                                ; On                             ; On                             ;
; Ignore PLL Mode When Merging PLLs              ; Off                            ; Off                            ;
; Fitter Effort                                  ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                ; Normal                         ; Normal                         ;
; Auto Global Clock                              ; On                             ; On                             ;
; Auto Global Register Control Signals           ; On                             ; On                             ;
; Always Enable Input Buffers                    ; Off                            ; Off                            ;
+------------------------------------------------+--------------------------------+--------------------------------+


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; Pin-Out File ;
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The pin-out file can be found in F:/altera/exercise/lab8/part3/part3.pin.


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; Fitter Resource Usage Summary                                                                                                ;
+---------------------------------------------+--------------------------------------------------------------------------------+
; Resource                                    ; Usage                                                                          ;
+---------------------------------------------+--------------------------------------------------------------------------------+
; Total logic elements                        ; 35 / 33,216 ( < 1 % )                                                          ;
;     -- Combinational with no register       ; 35                                                                             ;
;     -- Register only                        ; 0                                                                              ;
;     -- Combinational with a register        ; 0                                                                              ;
;                                             ;                                                                                ;
; Logic element usage by number of LUT inputs ;                                                                                ;
;     -- 4 input functions                    ; 35                                                                             ;
;     -- 3 input functions                    ; 0                                                                              ;
;     -- <=2 input functions                  ; 0                                                                              ;
;     -- Register only                        ; 0                                                                              ;
;                                             ;                                                                                ;
; Logic elements by mode                      ;                                                                                ;
;     -- normal mode                          ; 35                                                                             ;
;     -- arithmetic mode                      ; 0                                                                              ;
;                                             ;                                                                                ;
; Total registers                             ; 0 / 33,216 ( 0 % )                                                             ;
; Total LABs                                  ; 5 / 2,076 ( < 1 % )                                                            ;
; User inserted logic elements                ; 0                                                                              ;
; Virtual pins                                ; 0                                                                              ;
; I/O pins                                    ; 86 / 475 ( 18 % )                                                              ;
;     -- Clock pins                           ; 8 / 8 ( 100 % )                                                                ;
; Global signals                              ; 0                                                                              ;
; M4Ks                                        ; 1 / 105 ( < 1 % )                                                              ;
; Total memory bits                           ; 256 / 483,840 ( < 1 % )                                                        ;
; Total RAM block bits                        ; 4,608 / 483,840 ( < 1 % )                                                      ;
; Embedded Multiplier 9-bit elements          ; 0 / 70 ( 0 % )                                                                 ;
; PLLs                                        ; 0 / 4 ( 0 % )                                                                  ;
; Global clocks                               ; 0 / 16 ( 0 % )                                                                 ;
; Maximum fan-out node                        ; ram_single:u0|altsyncram:mem_array_rtl_0|altsyncram_n861:auto_generated|q_a[0] ;
; Maximum fan-out                             ; 14                                                                             ;
; Highest non-global fan-out signal           ; SW[0]                                                                          ;
; Highest non-global fan-out                  ; 8                                                                              ;
; Total fan-out                               ; 153                                                                            ;
; Average fan-out                             ; 1.22                                                                           ;
+---------------------------------------------+--------------------------------------------------------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                   ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name   ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; KEY[0] ; G26   ; 5        ; 65           ; 27           ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; KEY[1] ; N23   ; 5        ; 65           ; 20           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; KEY[2] ; P23   ; 6        ; 65           ; 18           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; KEY[3] ; W26   ; 6        ; 65           ; 10           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;