📄 test_multi.v.bak
字号:
`timescale 1ns/1nsmodule test_booth;reg [15:0] A;reg [15:0] B;reg clk;reg reset;reg load;wire [31:0] result;wire done;booth booth( .clk (clk), .reset (reset), .load (load), .A (A), .B (B), .done (done), .result (result) );initial begin clk = 0; reset=1; load = 1; A[15:0] = 16'b1111111111111111; B[15:0] = 16'b0000000001011010; endalways#32 clk = ~clk;always begin#128 load = 0;#4096 load = 1;endendmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -