dds_project.fit.rpt

用VHDL书写的DDS程序 里面有详细的注解

; Optimize Fast-Corner Timing                                        ; Off                            ; Off                            ;
; Equivalent RAM and MLAB Paused Read Capabilities                   ; Care                           ; Care                           ;
; Optimize Timing                                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
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The pin-out file can be found in D:/FPGA/DDS_Project/DDS_Project.pin.


+------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                          ;
+---------------------------------------------+--------------------------+
; Resource                                    ; Usage                    ;
+---------------------------------------------+--------------------------+
; Total logic elements                        ; 106 / 2,910 ( 4 % )      ;
;     -- Combinational with no register       ; 22                       ;
;     -- Register only                        ; 42                       ;
;     -- Combinational with a register        ; 42                       ;
;                                             ;                          ;
; Logic element usage by number of LUT inputs ;                          ;
;     -- 4 input functions                    ; 0                        ;
;     -- 3 input functions                    ; 62                       ;
;     -- 2 input functions                    ; 2                        ;
;     -- 1 input functions                    ; 18                       ;
;     -- 0 input functions                    ; 24                       ;
;                                             ;                          ;
; Logic elements by mode                      ;                          ;
;     -- normal mode                          ; 44                       ;
;     -- arithmetic mode                      ; 62                       ;
;     -- qfbk mode                            ; 0                        ;
;     -- register cascade mode                ; 0                        ;
;     -- synchronous clear/load mode          ; 24                       ;
;     -- asynchronous clear/load mode         ; 32                       ;
;                                             ;                          ;
; Total registers                             ; 84 / 3,210 ( 3 % )       ;
; Total LABs                                  ; 37 / 291 ( 13 % )        ;
; Logic elements in carry chains              ; 64                       ;
; User inserted logic elements                ; 0                        ;
; Virtual pins                                ; 0                        ;
; I/O pins                                    ; 77 / 104 ( 74 % )        ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )           ;
; Global signals                              ; 2                        ;
; M4Ks                                        ; 3 / 13 ( 23 % )          ;
; Total memory bits                           ; 10,240 / 59,904 ( 17 % ) ;
; Total RAM block bits                        ; 13,824 / 59,904 ( 23 % ) ;
; PLLs                                        ; 0 / 1 ( 0 % )            ;
; Global clocks                               ; 2 / 8 ( 25 % )           ;
; Average interconnect usage                  ; 2%                       ;
; Peak interconnect usage                     ; 3%                       ;
; Maximum fan-out node                        ; clk                      ;
; Maximum fan-out                             ; 87                       ;
; Highest non-global fan-out signal           ; en                       ;
; Highest non-global fan-out                  ; 42                       ;
; Total fan-out                               ; 481                      ;
; Average fan-out                             ; 2.56                     ;
+---------------------------------------------+--------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                          ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name          ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk           ; 17    ; 1        ; 0            ; 7            ; 0           ; 87                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;