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library verilog;use verilog.vl_types.all;entity capsense is port( cap_a : inout vl_logic; cap_b : inout vl_logic; led1 : out vl_logic; led2 : out vl_logic; led3 : out vl_logic; led4 : out vl_logic; pwr_dwn : out vl_logic; pwr_dwn_inv : out vl_logic );end capsense;
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